Устройство для умножения

 

О Д Ц (:, A ß" И И пщЦ75422 ц 305Рет.1нйй

И |ТО)аСИОМу СВИдВТЕИЬСТВу

Сомзэ Соввтскмн

Соцмалмсткыесямн

Республик (6)) Дополнительное к авт. санд.ву (22) Заявлено 01.04.77 (21) 2469543/18 — 24 с присоединением заявки № (23) Приоритет (5)) М. Кл

6 06 F 7/39

Государственный камвтвт

СССР на делам нзабрвтвннй н открытий

Опубликовано 25.07.79. Бюллетень № 27 (53) УДК 681.325 (088.8) Дата опубликования описания 29.07,79 (72) Автор изобретения

С. И. Скрипицина

Московский ордена Трудового Красного Знамени инженерно-физический институт (7ll) Заявитель (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относится к вычислительной технике и может быть применено в арифметических устройствах цифровых вычислительных маШин, особенно в случаях повышения требований по быстродействию.

Известно устройство, состоящее из сдвиговых регистров множимого и множителя и сумматора,.в которых операция умножения реализуется путем сдвига регистров множимого н множителя и многократных сложений в сумматоре множимого, сдвинутого на определенное число раз. рядов, определяемое положением единиц в разрядах множителя, с частнымн произведениями, хра-. нящимися в сумматоре (1).

Недостатком этого устройства. является низкое быстродействие.

Наиболее близкое к предлагаемому изобретению устройство содержит сумматор, регистр множителя, регистр множимого, блок умножения множимого на три; блок управления, входы которого соединены с выходами пяти младших разрядов регистра множителя, блок выдачи в сумматор множимого в прямом коде без сдвига, блок выдачи в сумматор множимого в прямом коде со .сдвигом на один разряд влево, блок выдачи в сумматор множимого в прямом коде со сдвигом на два разряда влево, блок выдачи в сумматор множнмого в обратном коде, информационные входы которых соединены с выходами регистра множимого, управляющие входы указанных блоков соединены соответственно с первым, вторым, третьим и четвертым выходами блока управления, а их выходы — с входами сумматорат блок выдачи в сумматор утроенного множимого в прямом коде, блок выдачи в сумматор утроенного множнмого в обратном коде, блок выдачи в сумматор утроенного множимого в прямом коде со сдвигом на два разряда влеяо, информационные входы которых соединены с выходами блока умножения множимого на три, управляющие входы указанных блоков соединены соответственно с пятым, шестым, седьмым выходами блока управления, а их выходы — с входами сумматора, блок выдачи в сумматор утроенного мчожимого со сдвигом на один разряд влево, информационные входы которого соединены с выходами блока умножения множимого на три, первый и второй управ6754„

3 ляюшие входы -- соответствешк с восьмым и девятым входами блока управления, а выход-со входом сумматора 12).

Недостатком такого устройства является ниэ. кое быстродействие.

Цель изобретения — повьппение быстродействия.

Лля этого в устройство введены блоки выдачи в сумматор множимого в прямом коде со сдвигом соответственно на три, четыре и пять 1о разрядов влево, блок выдачи в сумматор утроенного множимого в прямом коде со сдвигом на три разряда влево, причем информационные входы блоков выдачи в сумматор множимого в прямом коде со сдвигом соответственйо на 15 три, четыре и пять разрядов влево соединены с выходами регистра множимого, управляющие входы указанных блоков соединены соответственно с десятым, одиннадцатым и двенадцатым выходами блока управления, а их выходы — с 2<> входами сумматора, информационный вход блока выдачи в сумматор утроенного множимого в прямом коде со сдвигом на три разряда влево соединен с выходом блока умножения множимого на три, управляющий exon — с тринад- 25 цатым выходом блока управления, а выход— с входом сумматора, управляющий вход которого соединен с четырнадцатым выходом блока управления.

На чертеже дана блок-схема предлагаемого . 30 устройства для умножения.

Устройство содержит регистр 1 множимого, блок 2 умножения множимого на три, регистр

3 множителя, сумматор 4, блок 5 выдачи в сумматор множимого в прямом коде, блок 6 выдачи в сумматор множимого в обратном коде, блок 7 выдачи в сумматор множимого в прямом коде со сдвигом на один разряд влево, блок 8 выдачи в сумматор множимого в прямом коде со сдвигом на дьа разряда влево, блоки 40

9-11 выдачи в сумматор множимого в прямом коде со сдвигом соответственно на три, четыре, пять разрядов влево, блок 12 выдачи в сумматор утроенного множимого в прямом коде, блок 13 выдачи в сумматор утроенного множимого в обратном коде, блок 14 выдачи в сумматор утроенного множимого в прямом коде со сдвигом на один разряд влево, блок 15 выдачи в сумматор утроенного множимого в прямом коде со сдвигом на два разряда влево, блок

16 выдачи в сумматор утроенного множимого в прямом коде со сдвигом на три разряда влево, блок 17 управления, выходы 18-31 блока управления.

Устройство функционирует следующим образом.

В соответствии со значениями пяти младших разрядов множителя блок 17 управления выра< батйвает" перйую "серик> сигналов "управлейия, если число, записанное н пяти младших разрядах регистра 3 множителя, равно 5 или 7 (в двоичном коде 00101 и N)111), то вырабатывается сигнал 21. осушествляюший выдачу в сумматор мпожимого, умноженного на 6 в прямом коде с блока 14. Если на Вхоп блока 17 управления подано числа 8, 9, 10 или 11, то вырабатывается сигнал 27 н через блок 9 на вход сумматора 4 поступает сдвинутое на три разряда

1множимое в прямом коле (т.е, множимое чмноженное на число 8). Если пять младц их разрядов множителя составляют числа 12, 13, 14 или

15, то вырабатывается сигнал управления 24 и через блок 15 в сумматор подается множимое в прямом коде, умноженное на 12. Если пять младших разрядов регистра 3 множителя составляют числа 16, 17, 18, 19, 20, то управляющий сигнал 28 через блок 10 подает в сумматор множимое в прямом коде, умноженное на число

16. Если пять малдших разрядов множителя составляют числа 21, 23, 24, 25, 26, 27, 28 или 30, то вырабатывается сигнал управления 30 и через блок 16 в сумматор выдается множимое в прямом коде, умноженное на 24. Если пять младших разрядов множителя составляют чиала 29 или 31, то вырабатывается сигнал управления

29 и через блок 11 в сумматор поступает промежуточное произведение, равное множимому в прямом коде, умноженному на 32. Если число, образующееся пятью младшими разрядами множителя, равно 5, 21, 23, 29 или 31, то вырабатывается управляюшнй сигнал 31, поступающий на вход младшего разряда сумматора и записывающий в него единицу: так как любое из записываемых. в сумматор чисел в первую серию сигналов управления имеет в младшем разряде ноль, поскольку все они передаются в него со сдвигом влево, прибавление этой единицы производится без потери времени, по сигналу 31 в сумматор записывается промежуточное произведение плюс единица, в младший разряд обрабатываемых пяти разрядов сумматора.

Если пять младших разрядов множимого равны нулю, то происходит сдвиг сумматора на пять разрядов вправо.

Вторая серия управлявших сигналов вырабатывается блоком 17 с задержкой относительно первой на время суммирования содержимого сумматора с первым промежуточным произведением. Если число, записанное в пяти младших разрядах множителя, равно l, 7, 9, 13, 17 или

25, то вырабатывается сигнал 18, передаюший через блок 5 в сумма ор множимое в прямом коде без сдвига. Если пять младших разрядов множителя составляют числа 2, 10, 14, 18, 26, то вырабатывается управляюший сигнал 19 и через блок 7 в сумматор вводится удвоенное множимое в прямом коде. Если пять младших разрядов множителя составляют числа 3, 11, 15, 675422

5 6 !

9 или 27, то лыртабатывсается сигнал 22 и через сумматора утроенного множимого. При тех же блэк l в сумматор гнгступает утроенное мно- значениях мпожителя в первой серии сигналов жимое в прямом коле. l ;ossè нять младших раз- управления вырабатывается сигпат1 31, прибавряцов множителя составляют числа 4, 20 или 28, ляюпщй к содержимому сумматора единицу, кото вырабатывается сигнал 20 и через блок 8 в 5 торая служит для образования дополнительного сумматор поступает множимбе в прямом коде кода при вычитании множимого и утроенного со сдвигом на цва разряда. Если пять младпп<х множимого. разрядов множителя составляют числа 6, 22 Значения в се, при KQTopblx вырабатывают,или 30, то вырабатывается сигнал 26, который ся соответствующие сигналы управления и вычерез блок l4 передает ушестеренное множимое ip рабатываемые при их помощи промежуточные в прямом коде в сумматор. При значениях пяти произведения, приведены в таблице. младших разрядов множителя, равных 5, 23 или Предлагаемое устройство для умножения на

31, вырабатывается сигнал 21, который через том же самом оборудовании, что и известное блок 6 осугцествляет вычитание из содержимого устройство, производит умножение сразу на пять сумматора множимого, а при значениях пяти 5 разрядов множителя. Время выполнения операмлатопиа разрялов множителя 2! или 29, выра. Иии умножения в лреояагаемом устройстве рав. батиеается сигнал улравлення 23, который через но» вЂ” и tn и"стив и*к в известном блок 13 производит вычитание из содержимого устройстве.

Формальная запись управляющих комбинаций . (1)=4ь„+ 3

Число, образованное пятью младшими разрядами множителя

Номер сигнала

Коэффициент при множителе промежуточных произведений управле ния

Ь = Ьй =1; k =1, 2

b.= Ьз,з 2. 3 1х.=О 1 2 3 . b =Ь4=4; k>=0,1,2,3,4,5,6 ь.=ь =5 k3-1-8,10

Ь =Ь =6 k. 5 7 .тз з . нй з

f = k +4b1

1с1 = k =1; b„ О, 1 2 т 2, 3, 4, 6

k)= "й,з = 2. Зз b;=0, 2 3 4. 6

8

12

16

24

+1

+2

+3

+4

+6 — I

ЗУ

k)= А@ = — 1; bi= 1 2> 6,8

kl = kт = — 3; b.= 6,8

Формула изобретения

Устройство для умножения, содержащее сумматор, регистр множителя, регистр множимого, блок умножения мпожимого на три, блок управления, зходы которого соединены с выходами пяти младших разрядов регистра множителя, блок выдачи в сумматор множимого в прямом коде без сдвига, блок выдачи в сумматор множимого в прямом коде со сдвигом на один разряд влево, блок выдачи в сумМатор множимого в прямом коде со сдвигом на два разряда влево, блок вьдачи в сумматор множимого в обратном коде, информационные входы которых соединены с выходами регистра множимого, управляющие входы указанных блоков соединены соответственно с первым, вторым, третьим и четвертым выходами блока. управления, à их выходы — с входами сумматора, блок выдачи

27

24

28

29

31

18

19

22:

26

21

5,7

8,9,10,11

12, 13, 14, 15

16, 17, 18, 19, 20, 22

21, 23, 24, 25, 26, 27, 28, 30

29, 31

5,21,23,29,31

1,7,9,13, 17,25

2, !О, 14, 18, 26

3,11, 15, 19,27

4, 20, 28

6,22,30

5,23,31

2iI, 29 в сумматор утроенного множимого в прямом коде, блок выдачи в сумматор утроенного множимого в обратном коде, блок выдачи в сумматор утроенного множимого в прямом коде

45 со сдвигом на два разряда влево, информационные входы которых соединены с выходами блока умножения множимого на три, управляющие входы указанных блоков соединены соответственно с пятым, шестым, седьмым выходами блока управления, а их выходы — с входами

50 I сумматора, блок выдачи в сумматор утроенного множимого со сдвигом на один разряд влево, информационные входы которого соединены с выходами блока умножения множимого на три, 55 первый и второй управляющие входы — соответственно с восьмым и девятым входами блока управления, а выход — с входом сумматора, отличающееся тем, что, с целью повьппения быстродействия, в устройство введены блоки

675422

7 8 выдачи в сумматор множимого в прямом коде . го и прямом коде со сдвигом íà три разряда з со сдвигом соответственно на три, четыре и пять влево соединен с выходом блока умножения разрядов влево, блок выдачи в сумматор утро- множимого на три, управляющий вход — с триенного множимого B прямом коде со сдвигом надцатым выходом блока управления, а выход— на три разряда влево, причем информационные с .входом сумматора, управляющий вход которовходы блоков выдачи в сумматор множимого го соединен с четырнадцатым выходом блока в прямом коде со сдвигом соответственно на управления. три, четыре и пять разрядов влево соединены с выходами регистра множимого, управляющие Источники информации, принятые во внимание входы указанных блоков соединены соответст- >р при экспертизе венно с десятым, одиннадцатым и двенадцатым 1. Субье — Ками С. А. Двоичная техника и обвыходами блока управления, а их выходы— работка информации. М,,Мир, 1964, с. 152-15 6. с входами сумматора, информационный вход 2. Авторское свидетельство СССР У 255648, блока выдачи в сумматор утроенного множимо- кл. G 06 F 7/54, 1969, Составитель А, Уткин

Техред 3.Фанта Корректор О, Билак

Редактор Jl. Гребенникова

Заказ 4568 /40

Тираж 780 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж--35, Раушская. наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул, Проектная, 4