Делитель частоты на девять

 

ОП КСАН ИЕ

ИЗОБРЕТЕНИЯ

К ЛВТОРСНОМУ СВИДЕТЕЛЬСТВУ

Союэ Соевтсннн

Соцнвпнстнчесннк

Респубпнн (и 687603 (6I) Дополнительное к авт. свнд-ву(22) Заявлено 06.07.77(2I ) 2502684/18-21 с присоединением заявки М (23) Приоритет

Опубликовано 25.09.79. бюллетень 4 35

Дата опубликования описания 28.09.79 (5t)M. Кл.

Н 03 К 23/02

Гесударстеанньй неатет

СССР ев делам нзабретаннй в аткрытнй (53) УДК 621.374, . 33(088. 8) (72) Автор-. нзобрете имя

В. А. вехиев (73) Заявитель (54) ДЕЛИТЕЛЬ ЧАСТОТЫ НА ДЕВЯТЬ

Изобретение относится к импульсной технике.

Известен делитель частоты, содержа щий два счетчика импульсов, снабженных входными и выходными схемами, логичес5 кую схему предварительной установки коэффициента деления, состоящую из логических элементов И, ИЛИ, НЕ, управляющее устройство (1).

Однако этот делитель сложен.

Наиболее близким к предлагаемому является делитель, содержащий три логических элемента И-НЕ, четыре триггера памяти, три коммутационных триггера, выходы первого из которых соединены с первым входом первого триггера памяти и первым входом первого логического элемента И-НЕ, выход которого соединен с одним входом первого коммутационного триггера, вторым входом первого триггера памяти, первым входом второго триггера памяти и первым входом второго логического элемента

И-НЕ, второй вход которого соединен с выходом второго триггера памяти, второй вход которого соединен с вторым входом первого логического элемента

И-НЕ, первым входом третьего логического элемента И-НЕ и выходом третье» го триггера памяти, первый вход которого соединен с выходом второго логи ческого элемента -HE, третьим входом второго триггера памяти и первым входом второго коммутационного триггера, второй вход которого соединен с вторым .выходом второго триггера памяти, третий вход соединен с вторым входом первого коммутационного триггера, а четвертый вход подключен к выходу первого комму тационного .триггера, третий вход которого соединен с выходом третьего логи» ческого элемента -HE и первым вхо дом третьего коммутационного триггера, второй вход которого соединен с вторым входом третьего триггера памяти, ттервый вход четвертого триггера памяти соединен с выходной шиной и выходом третьего коммутационного триггера, 687!50.g

1 pol ий B, Î;1 KOtopol 0 < Осдиноп с трет!>— ими входами первого и второго логических эт!РлмептГ)!> H-HE соотВРтству!01!!!!ми

ВХОДЯ!.!И !!> РВС ">5 !! В;OPO 0 1:!>Л! .,!УТДП!!О!I .f,fK триггеров и Входной шиной j2 I.

Однако тако!1 делитель !>едостато*шо надежен.

11ель!О изобретения является повьппение надежности.

Это достигается тем, что В делителе, частоть1, содержа!цем три логических элемента И-НЕ, четыре триггера памяти, три коммутапиОц1!1!х триг! Ора, Выходи! первого из которых соединены с 110pBbfM

ВхОдОм 1!е рВОГО триГГера пал!>1ти и !и 12—

В1.!М ВХОДОМ ПЕРВОГО ЛОГИЧЕСКОГО ЭЛЕЛ1ЕНта И-НЕ, выход которого соединен с одним ВхОдом перВОГО KoMMутациопно! 0 триггера, Вторым Входом первого триггера памяти, первым входом второго триггера памяти и первым Входом логического элемента И-НЕ, второй вход которого соединен с выходом Второго триггера памяти, Второй Вход которого соединен с вторым входом первого логического элемента И-НЕ, первым Входом третьего логического элемента И-HF и выходом третьего триггера памяти, первый вход которого соединен с выходом второго логического элемента И-НЕ, третьим входом второго триггера памяти и первым

Входом второго коммутационного триггера, второй Вход которого соединен с вторым выходом второго триггера памяти, третий вход соединен с вторым входом первого коммутационного триггера, .а четвертый вход подключен к выходу первого комл1утационного триггера, третий вход которого соединен с BbfxolloM третьего логического элемента И-НЕ и перВым входом третьего коммутационного триггера, второй вход которого соединен с вторым входом третьего триггера памяти, первый вход четвертого триггера памяти соединен с выходной шиной и выходом третьего коммутационного триггера, третий вход, которого соединен с третьими входами первого и второго логических элементов И-НЕ, соответствующими входами первого и второго коммутационных триггеров и входной шиной, выход третьего коммутационного триггера соединен î BTOpbIM входом третьего элемента И-НЕ, четвертым входом первого триг гера памяти и двумя дополнительными входами второго коммутационного триггера, выход первого коммутационного триггера соединен с четвертым входом

II0pL>0I 0 !О! II IOсKOI 0:.>III. М!1IITil 1!--111., трртьим !!ходом трет!.ОГO Jlof и и око! о э!!с мепта 1 1-11Е, третьим Входол! третье! Г> "1 III I »!>;! Ilë",,!с!тll, !ОтВОP>1 I,IM ВхОдОл!

5 третьеI о коммутдппоппого триг1ера, и вторим Входом четвертого триг!.Ора памяТИ, В! ХОД КОТОРОГО СОЕД!ГПЕН С ПЯТЫМ ВХОдом т11ет1,0I о коммутационого три!терн, допочпитель ый Вход которо! о соединен !

С Bl !ХОДОМ ВТОРО! 0 lfOI È×OÑÊOÃO ЭЛЕMOff—

1. 1-НЕ.

HQ !Вртеже приведена структурная электрическая схема пред!!а! аелю! о делителя.

Депител!. содержит четыре триггера памяти 1-4, выполненных па логических элементах И-НЕ 5-12, коммутационные триггеры 13 — 15, выполненные на логических элементах И-НЕ 16 — 21, и логические элел1енты И-HE 22- 24.

Входной сигнал подается на входную шину 25. Выходной сигнал снимается с выхода 26.

Устройство работает следующим образом.

В исходном состоянии все триггеры

ffBMHTIf 2 — 4 находятся B нулевом состоянии, а тактирующий сигнал, поступаю30 щий па шину 25 отсутствует (равен логическому нулю). В этом случае на выходах логических элементов И-НЕ 5, 7, 9, 11, 18, 19, 21, 22, 24 будет сигнал, равный логической единице, на Выхо35 дах остальных логических элементов

И-НЕ будет сигнал, равный логическому . нулю. С приходом первого входного импульса открывается логический элемент

И-НЕ 18 и на его выходе появляется сигнал, равный логическому нулю, который устанавливает триггер памяти 1 в единичное состояние. Наличие связи с выхода элемента И-НЕ 18 на вход элемента И-НЕ 19 препятствует появлению

45 на выходе логического элемента И-НЕ

19 сигнала, равного логическому нулю в момент действия входного импульса.

По окончании действия входного импульса на выходе Логического элемента

И»НЕ 19 появляется сигнал, равный логическому нулю, а на выходе логического элемента И-НЕ 16 — сигнал, равный логической единице, Поэтому с приходом второго входного импульса логический нуль появляется на выходе логического элемента И-HE 22, который устанавливает второй триггер памяти 2 в единичное состояние, а первый триггер памяти 1 в нулевое состояние. Наличие связей (>1 >i >) 1

15

50

< пь>хо>аа iof ического элемента ИAfE

O к а вхопь1 логических элементов И-HE

14 и 24 препятствует появлению на их выходах сигнала, равного логическому нулю B моме п действия тактирующего сигнала. Но окончани>1 действия второго входного импульса на ьч fxoffe логического элемента И-НЕ 16 появляется сигнал, равный логическому нулю и поэтому с приходом третьего входного импульса логический нуль появляется на выходе логйческого элемента И HE 24, устанавливая третий триггер памяти 3 в единичное состояние. Сигнал, равный логическому нулю, с нулевого выхода третьего триггера памяти 3 устанавливает в нулевое состояние второй триггер памяти 2. Наличие связей с выхода логического элемента И-HE 24 на входы логических элементов И-HE 8, 18, 21 препятствует появлению на их выходах логического нуля в момент действия входного сигнала. С приходом четвертого входного импульса открывается логический элемент И-НЕ 18, устанавли25 вая первый триггер памяти 1 в единичное состояние. Г1о окончании действия входного импульса подготовленным к срабатыванию оказывается логический элемент И-НЕ 17, поскольку на выходах логических элементов И-НЕ 16 и

23 — логическая единица. Следовательно, с приходом пятого входного импульса на выходе логического элемента И-HE

17 появляется сигнал, равный логическо3 5 му нулю, который устанавливает первый и третий триггеры памяти в нулевое состояние, а четвертый триггер памя ти 4 - в единичное состояние.

Далее аналогичным образом с приходом шестого входного импульса первый триггер памяти устанавливается в единичное состояние, с приходом седьмого входного импульса вторОй триггер памяти устанавливается в единичное состояние, а первый триггер памяти — в нулевое состояние. С приходом восьмого входного импульса третий триггер памяти устанавливается в единичное состояние, а второй триггер памяти уста навливается в нулевое состояние.

По окончании действия восьмого входного импульса подготовленным к срабатыванию оказывается логический элемент И-НЕ 21, поэтому с.приходом девятого входного импульса на выходе логического элемента И-НЕ 21 появляется сигнал, равный логическому нулю, который поступает па выход 26 и возвращает делитель в исходное состояние, устанавливая триггеpbl памяти в нулевое состояние.

Формула изобретения

Делитель частоты на девять, содержа>ций три логических элемента И-HF, четыре триггера памяти, три коммутационных триггера, выходы первого из которых соединены с первым входом первого триггера памяти и первым входом первого логического злемен1а И-НЕ, выход которого соединен с одним входом первого коммутационного триггера, вторым входом первого триггера памяти, первым входом второго триггера памяти и первым входом второго логического элемента И-НЕ, второй Bxoll которого соединен с выходом второго триггера памяти, второй вход которого соединен с вторым входом первого логического элемента И-НЕ, первым входом третьего логического элемента И-НЕ и выходом .третьего триггера памяти, первый вход которого соединен с выходом второго логического элемента И-НЕ, третьим входом второго триггера памяти и первым входом второго коммутационного триггера, второй вход которого соединен с вторым входом второго триггера памяти, третий вход соединен с вторым входом первогс коммутационного триггера, а четвертый вход подключен к выходу первого коммутационного триггера, третий вход которого соединен с выходом третьего логического элемента И-НЕ и первым входом третьего коммутационного триггера, второй вход которого соединен с вторым входом третьего триггера памяти, первый вход четвертого триггера памяти соединен с выходной шиной и выходом третьего коммутационного триггера, третий вход которого соединен с третьими входами первого и второго логических элементов И-НЕ, соответствующими входами первого и второго коммутационных триггеров и входной шиной, отличающийся тем, что, с целью повышения надежности, выход третьего коммутационного триггера соединен с вторым входом третьего элемента И-НЕ, четвертым входом первого триг» гера памяти и двумя дополнительными входами второго коммутационного триггера, выход первого коммутационного

687603

Составитель Т. Артюх

Редактор Н, Хлудова Техред Л. Алферова Корректор Г. Назарова

Заказ 5745/53 Тираж 1060 Подписное

UHHHHH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 филиал ППП Патент, г. Ужгород, ул. Проектная, 4 тр;и гера соединен с четвертым входом первого логического элемента И-HF, третьим входом третьего логического элемента H-ИЕ, третьим входом третьего триггера памяти, четвертым входом третьего коммутационного триггера и вторым входом четвертого триггера памяти, выход которого соединен с пятым входом третьего коммутационного тригgapa„ o H! Te H x K opot" coe-динен с выходом вторсн î tol н и. Kot элемента И-НЕ.

Исто шики информации, принятые во внимание при экспертизе

1. Патент СИ!Л ¹ 3678396, кл. 328-48, 18.07.72.

2. Авторское свидетельство СССР

¹ 558405, кл. Н 03 К 23/02, 14.08.75.