Устройство для управления распределением задач

 

ОПИСАННЫЕ

ИЗОБРЕТЕННАЯ

К АВТОРСКОМУ СВйДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 150877 (21) 2516249/18-24

Союз Советских

Социалистических

Республик ро69О471 (5() М К 2 с присоединением заявки ¹

G06 Г 15/20

Государственный комитет

СССР по делан изобретений и открьпий (23) Ириоритет 02. 08. 76 (53) УДК 681. 325 (088.8) Опубликовано 05117 9. Бюллетень ¹ 4 1

Дата опубликования описания 081179 (72) Авторы изобретения

Н. Я ° Полонская и E. IC. Ручка (71) Заявитель (54) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ РАСПРЕДЕЛЕНИЕМ

ЗАДАЧ

Изобретение относится к области вычислительной техники и предназначено для решения задачи линейного программирования об оптимальных наэ5 иачениях.

Изобретение может быть использовано в универсальных и специализированных вычислительных комплексах„

Известно устройство, содержащее ассоциативную память, регистры строк и столбцов, узлы опроса, триггеры, элементы И (1), Недостаток известного устройства низкое быстродействие и Ограниченные

Функциональные возможности, 35

Наиболее близким по технической сущности является устройство, содержащее матрицу ячеек. памяти, блоки анализа строк и столбцов, каждый из которых содержит приемный регистр, выходы которого через узел опроса соединены с входами регистра назначений, выходы которого соединены с шифратором, выходы которого соединены с соответствующей группой выходов устройства, выходы регистра назначений блока анализа строк соединены с первыми входами ячеек памяти соответствующих строк, выходы регистра назначений блока анализа столбцов соедииены со вторыми входами ячеек памяти соответствующих сто. †.бцав, первые выходы ячеек памят,-» последней сТроКН соединены с соответствутощими входами приемного регистра блока анализа стОлбцОВ< Вторые Выход> ячеек памяти последнего столбца соединены с соответствующими входами приемного регистра блока à=.àèçà строк, регистр, генератор (2).

Недостаток известного устройства недостаточная производительность при распределении задач.

Цель предлагаемого изобретения повышение производительности.

Для этого в устройство введены счетчик назначений, счетчик, схема сравнения, пять триггеров, семь элементов ИЛИ, десять элементов И, два элемента НЕ. При этом управляющий выход узла опроса блока анализа столбцов через первый элемент HE соединен с первым выходом устройства, входом счетчика назначений, первыми Входами четырех элементов ИЛИ. Выходы счетчика назначений соединены со входами регистра и схемы сравнения, другие входы которой соединены с выходом регистра, первый управляющий вход которого соединен с первым выходом схетый и седьмой входы ячеек памяти первого столбца объединены, Пятый и шестой входы ячеек памяти первой строки объединены. Ероме того, ячейка памяти матрицы содержит три триггера, четыре элемента ИЛИ, одиннадцать элементов И, элемент НЕ. Причем первый вход первого триггера через первый элемент И соединен с восьмым и девя тым входами ячейки. Второй вход первого триггера через первый элемент

ИЛИ соединен с выходами второго и третьего элементов И, первые входы которых соединены со вторым входом ячейки, третий вход которой соединен со вторым входом третьего элемента

И. Первый вход ячейки соединен со вторым входом второго элемента H,ïåðвым входом четвертого элемента И и через элемент ИЕ с первым входом пятого элемента И, Пятый вход ячейки соединен со вторыми входами четвертого и пятого элементов И, выходы кс— торых через второй элемент ИЛИ соединены с первыми входами шестого и седьмого элементов И, выходы которых соединены соответственно с первым входом второго триггера и первым входом третьего элемента ИЛИ, второй вход которого через восьмой элемент

И соединен с шестым входом ячейки и выходом второго триггера, второй вход которого соединен с выходом первого элемента ИЛИ и первым входом третьего триггера, выход которого соединен с третьим входом четвертого элемента

И и первым входом девятого элемента

И, второй вход и выход которого соединены соответственно с седьмым входом ячейки и первым входом четвертого элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом десятого элемента И и третьим выходом ячейки, четвертый вход которой соединен с первыми входами десятого и одиннадцатого элементов

И. Первый выход первого триггера соединен со вторым выходом ячейки и вторыми входами шестого и одиннадцатого элементов И. Выход последнего соединен со вторым входом третьего триггера. Второй выход первого триггера соединен со вторыми входами седьмого и десятого элементов И, На фиг. 1 дана блок-схема устройства; на фиг, 2 - ячейка памяти матрицы в

Предлагаемое устройство содержит матрицу 1 ячеек 2 памяти, блок 3 анализа строк., содержащий приемный регистр 4, узел 5 опроса, регистр б назначений, шифратор 7; блок 8 анализа столбцов, содержащий приемный регистр 9, узел 10 опроса, регистр 11 назначений, шифратор 12; регистр 13, генератор 14, счетчик 15 назначений, счетчик 16, схему 17 сравнения, триг геры 18, 19, 20, 21, 22, элементы мы сравнения и вторым выходом устройства, третий выход которого соединен со вторым выходом схемы сравнения и вторым входом первого элемента ИЛИ, выход которого соединен с третьим

Входом всех ячеек памяти, четвертые пятые входы которых соединены с выходами первого и второго элементов И и входами пятого элемента ИЛИ, выход которого через счетчик соединен со входами счетчика, вторым управляющим входом регистра, вторыми входами второго и третьего элементов ИЛИ,первым входом шестого элемента ИЛИ и первым входом первого триггера, второй вход которого соединен с первым входом устройства и первым входом седьмого элемента ИЛИ, выход которого соединен с первым входом второго . триггера, выход которого соединен с первыми входами первого, третьего и четвертого элементов И. Выход четвертого элемента И соединен с управляющим входом приемного регистра блока анализа строк, Выход третьего элемента И соединен с управляющим входом уз. а опроса блока анализа строк, управляющий выход которого через второй элемент НЕ соединен со вторыми входами шестого и седьмого элементов

ИЛИ и третьим входом второго элемента ИЛИ, выход которого соединен с 30 первыми входами третьего и четвертого триггеров. Входы пятого триггера соединены с выходами четвертого и шестого элементов ИЛИ, Выход пятого триггера соединен с первыми входами 35 второго, пятого и шестого элементов

И, Выходы пятого и шестого элементов

И соединены с управляющими входами приемного регистра и узла опроса блока анализа столбцов. Выходы генерато- 4р ра соединены с первыми входами седьмого и восьмого элементов И, вторые входы которых соединены с выходами первого и третьего триггеров. Выход седьмого элемента И соединен со вторыми входами третьего триггера, первого и второго элементов И. Выходы четвертого триггера соединены с первыми входами девятого и десятого элементов И, выходы которых соединены со вторыми входами соответственно четвертого, пятого и третьего, шестого элементов И, Выход восьмого элемента И соединен со вторыми входами четвертого триггера, девятого и десятого элементов И. Первый выход каждой 55 ячейки памяти соединен с шестым входом соседней по столбцу ячейки памяти. Второй и третий выходы каждой ячейки памяти соединены с седьмым и восьмым входами соседней по строке 6О ячейки памяти. Девятые входы всех ячеек памяти соединены со вторым входом устройства. Восьмые входы ячеек памяти первого столбца соединены с группой входов устройства. Четвер- 65

696471

ИЛИ 23, 24, 25, 26, 27, 28, 29, элементы И 30, 31, 32, 33, 34, 35, 36, 37, 38, 39, элементы НЕ 40 и 41.

Ячейка 2 памяти содержит триггеры

42, 43, 44, элементы ИЛИ 45, 46, 47, 48, элементы И 49, 50, 51, 52, 53, 5

54, 55, 56, 57, 58, 59, элемент

НЕ 60. . .. -.длагаемое устройство работает со> : естно с ассоциативными процессорами следующим образом. 10

Пусть н оперативной памяти каждого 1-rg процессора по адресу j(5 =

М) хранится полноразрядное число С . — коэффициент эффективности выполнейия i-м прибором 7 -й работы (табл. 1).

Требуется получить оптимальное по критерию максимальной ЭФфективнос. ти и максимального числа назначений

Распределение работ по приборам.

В табл. 1 представлена матрица эф

Фектинностей выполнения М рабо1 N приборами.

Задача решается итерационно. Каждая итерация состоит из двух этапон:

1. Формирование в ассоциативных процессорах двоичной матрицы В выпол нимости работ приборами (табл. 2) по правилу:

1, если 1-я работа выполняется i-м прибором с эффек- 30

В

11 тивностью С< ) C О, в противном случае. где С„ — критерий ЭФфективности.

В табл. 2 представлены матрица ны- 35 полнимости работ приборами и запись матрицы В в триггеры 42 ячеек памяти

2 матрицы 1.

2. Определение плана однозначных распределений работ по прибЬрам по 4р критерию максимального числа назначений.

После выполнения каждой итерации сравнивается число вновь полученных назначений с полученными и предыду- 45 щей итерации и, если их не меньше, переходят к следующей итерации с изменением величины критерия эффективности.

Решение задачи оканчивается, если назначений получилось меньше, чем в предшествующей итерации, результирующим считается план, полученный в предыдущей итерации.

Работа устройства на К-й итерации, 55

Кl. Формирование матрицы выполнимости работ В.

Kl.1. Считывание из оперативной памяти каждого i-ro процессора на арифметико-логическое устройство по адресу, хранящемуся иа регистре адреса, коэффициента С ., соответствующего назначению 1 -го прибора на

j --ю работу по результату (к-1)-й итерации. 65

Kl 2. Выполнение одновременно на арифметико-логических устройствах всех процессоров блока ассоциативных параллельных процессоров, по командам от блока единого управления, операции поиска максимального (минимального) числа в группе. Результатом операции является выявление индикатором одного из процессоров,з котором õðàнится искомое число - С„, и вывод

С„ в блок единого управления на регистр признака опроса.

Замечание. B первой итерации пункты 1.1 и 1.2 отсутствуют, а на регистре опроса блока единого управле ния процессорами устанавливается константа С1.

Kl.3, Последовательное считывание из оперативной памяти по адресам от перного до М-ного коэффициента эффективности в арифметико-логическое устройство у всех процессоров и выполнение групповых операций ассоциативного сравнения на больше (или меньше ) чисел в арифметикологических устройствах с числом С и индикация результатов сравнений в каждом процессоре на индикатор.

Kl.4. Последовательная перезапись результатов сравнения с индикаторон всех процессорон на первые триггера

42 ячеек 2 первого столбца матрицы

1 и последовательный сдвиг этих кодов до последнего столбца. Запись и сдвиг осуществляются по импульсам, передаваемым от блока единого управления ассоциативных процессорон.

К2. Распределение работ по приборам.

К2.1. Формирование и подача импульсов для анализа строк матрицы 1, По импульсу начала работы от блока ассоциативных процессоров устанавливаются н 1 триггер 18 и через элемент ИЛИ 29 — триггер 19.

Триггер 18 своим единичным ныходсм разрешает прохождение импульсов с единичного выхода генератора 14 через элемент И 36 на элемент И 30, а триггер 19 своим единичньм выходом пропускает их через элемент И 30 на нсе ячейки 2 первого столбца матрицы 1.

Каждый импульс опроса поступает в ячейку 2 на элементы И 58 и 59.

Если на триггере 42 записан 0 то импульсы без задержки проходят через элемент И 58 и элемент ИЛИ 48 на вход следующей по строке ячейки

2, Если на триггере 42 записана 1, то импульс опроса устанавливает по заднему фронту триггер 44, а синхронный со следующим импульсом опроса импульс пройдет через элемент

И 57 открытый единичным выходом триггера 44, а затем через элемент

ИЛИ 48 поступит на вход следующей ячейки 2.

696471

Таким образом, если н основном триггере ячейки 2 записана 1 . импульс на ее выходе будет запаздывать на один период по отношению к импульсу, поступившему на нхад.

Импульс опроса на выходе последней ячейки 2 строки, который будет запаздывать по отношению к первому импульсу опроса на столько периадан следования импульсов, сколько единиц записана в триггерах 42 ячеек 2 данной строки, установит н 1 триггер, соответствующий этой строке, в регистре 4.

К2,2. Подача импульса с запаз,цывэ" . нием на полпериода относительно пер1 ваго импульса опроса строк на регистр

4 для сброса и блокировки в нем триггеров, установленных в "1 по первому импульсу опроса.

Тем самым исключаются из дальней" щего рассмотрения строки, н которых у всех ячеек основной триггер стоит в 0, а потому соответствующие им триггеры в регистре 4 встали В 1 по первому импульсу опроса.

Первый импульс с единичнага выха да генератора 14, прошедший через элемент И 36, устананлинает в 1 триггер 20, который разрешает проход через элемент И 37 импульса с нулевого выхода генератора 14, который -О сдвинут на палпериада относительна первого импульса с единичнога выхода генератора 14. Этот импульс проходит через элемент И 38,.открытый нулевым выходом триггера 21, затем через ,1 /" элемент И 33, открытый триггером 19, на вход регистра 4. Кроме зтога,этот импульс своим задним фронтом устэнавлинает в 1" триггер 21„ который пропускает через элемент Й 39 все,у импульсы с нулевого выхода генерэ.та-: ра 14, начинай са второго ат момента начала работы, на элемент И 32,. от"крытый триггером 19, а с элемента

И 32 они поступают на опрос узла 5.

Поэтому на узел 5 поступают ймпульсы с периодом следования, ранным периоду следования импульсов опроса строк, но с запаздыванием на палпериода относительно второго импульса 50 опроса строк.

К2.3. установка узлом 5 в 1 триггера регистра 6, соответствующего крайней строке с наименьшим числом находящихся в 1 основных триггеров. Потенциал от этого триггера регистра 6 поступает в матрицу

1 на соответстнующую ячейку 2. Прохождение сигнала наличия строки через элемент НЕ 41 на элемент ИЛИ. 29 на установку в 0 триггера 19, а через элемент ИЛИ 26 на установку н 1 триггера 22 и окончание по нему подачи импульсов опроса строк.

К2.4. Подача импульсон для аналиsa столбцов матрицы 1, формирование 65 имп ул ьс ав для а пр асэ ст алб цав а налоI II IIo формированию импульсов для onроса, в данном случае прохождение их в блок 8 разрешается триггером 22 на элементах И 31, 35 „

Каждый импульс опроса столбца поступает в ячейку 2 (фиг. 2), н которой проходит через элементы И 52 и

53, элемент ИЛИ 46 и поступает на элементы И 54 и 55.

Через элементы 52, 53, 46 импульс проходит н там случае, если на данную ячейку поступает потенциал из регистра 6 и триггер 42, à ".ëåäîâàòåëüна, уже и триггер 44 (па и, К,2.1) находлтсЯ в 11 1 „

Тем самым анализируются лишь те ячейки, которые расположены н столбцах, пересекающих выбранную по п„К2.2, строку па 1 первых триггеров 42, Если на триггере 42 записан 0 тo импульс без задержки проходит через элемент И 55, элемент ИЛИ 47 и наступает на вход следующей по столб" цу ячейки 2.

Гсли на триггере 42 записана 1", та импульс опроса устанавливает па заднему фронту в 1 триггер

43, э. синхронный са следующим импульсам опроса импульс, разрешаемый единичным выходом триггера 43 пройдет через элемент И 56, затем элемент ИЛИ 47 и поступит на вход след пп цей па столбцу ячейки 2.

Таким образом, если в триггере 42 я-тейки 2 записана 1 ™, импульс на выходе ячейки будет запаздывать на адин периац по отношению к импульсу, паступиВшему HB ВхОда

Импульс опроса на выходе последней яхейки опрашиваемого столбца,который будет запаздывать па отношению к первому импульсу опроса столбцон на столько периадан следования, сколько единиц записано и триггерах

42 ячеек 2 этих столбцов, установит н 1 триггер, соответствующий этому столбцу, в регистре 9.

К2.5. Подача импульса с запаздыванием на палпериада относительно первого импульса опроса столбцов на регистр 9 для сброса и блокировки н нем триггеров, установленных в 1 па первому импульсу опроса столбцов через элемент И 34.

Тем самым исключаются из дальнейшего рассмотрения столбцы, в которых у всех ячеек 2 триггер 42 стоит в 0, а потому соответствующие им триггеры в регистре 9 встали н 1 па первому иьачульсу опроса столбцов, Подача через элемент И 35 импульсов с периодом следования, равным периоду следования импульсов опроса столбцов, и с запаздыванием на полпериада относительно второго импульса

oпроса столбцов.

Установка узлом 10 в 1 триггера регистра 11, соответствующего крайнему из опрашиваемых столбцов с наименьшим числом, находяшихся в 1 триггеров 42.

Потенциал от этого триггера регистра 11 поступает в матрицу 1 на входы ячеек 2 соответствующего ему ст.;:бца. схождение сигнала наличия столбца ч реэ элемент НЕ 40, элемент ИЛИ

24 на установку в 0 триггера 20 для окончания подачи импульсов опроса столбцов, на счетчик 15 — для увеличения его значения на единицу, передача значения номера выбранной строки для разрешения записи адреса в вспомогательный регистр адреса того rrpoLeccopa, который соответствует выбранной строке, — из регистра 6, через шифратор 7 и дешифратор номера процессора; передача значения номера 2О выбранного столбца, соответствуюШего адресу оперативной памяти процессора, из регистра 11, через шифратор

1? в вспомогательный регистр адреса выбранного процессора, и наконец, подача импульса через элемент ИЛИ 23 на вход ячеек 2 для обнуления триггеров ячеек выбранной строки и выбранного столбца, установка в триггера 21 и переход к п.К?.1 до ЗО окончания итерации, К2,7. Постоянный счет импульсов опроса строк и столбцов на счетчике

16 до значения мах (N,((), а по достижении заданного значения — подача иэ счетчика 16 управляющего сигнала, по которому производится сравнение числа назначений с полученным в К-й итерации на счетчике 15, с числом назначений на регистре 13 от (К-1)-й итерации на схеме сравнения

17 и выработка сигналов результата сравнения: меньше или равно на соответствуюших выходах устройства, К2,8. По сигналу равно производятся следуюшие операции: а) перепись содержимого счетчика

15 в регистр 13; б) обнуление всех триггеров матрицы 1; в) переход к (К+1)-й итерации.

К2.9. По сигналу, покаэываюшему, что число на счетчике назначений меньше, чем число на регистре

13 решение задачи о назначениях эаканчивaется, Результатом решения являются числа, записанные в регистрах адреса каждого процессора-, в (К-1)-й итерации. Они указывают на порядковый номер работы, назначенной прибору, соответствуюшему данному процессору.

Использование предлагаемого изобретения позволит повысить производительность в P раз, где Р=мах

2 (Yi,K), при решении многих задач линейного программирования, которые сводятся к задаче оптимального распределения.

Т а б л и ц а 1 эффект ив ность выполнения j -й работы < -м прибором.

Таблица 2

69б471

ПРодолжение табл 2

Формула изобретения

1. Устройство для управления распределением задач, содержащее матрицу ячеек памяти, блски анализа строк и столбцов, каждый из которых содержит приемный регистр, выходы которого через узел опроса соединены с входами регистра назначений, Выходы которого соединены с шифратором, выходы которого соединены с соответствующей группой выходов. устройства, выходы регистра назначений блока анализа строк соединены с первыми входами ячеек памяти соответствующих строк, выходы регистра назначений блока анализа столбцов соединены со вторыми входами ячеек памяти соответствующих столбцов, первые выходы ячеек памяти последней строки соединены с соответствующими входами приемного регистра блока анали" за столбцов вторые выходы ячеек памяти последнего столбца соединены с соответствующими входами приемного регистра блока анализа строк,. регистр, генератор, о т л и ч а ю щ е е с я тем,что,с целью повышения производительности,в него введены счетчик назначений, счетчик, схема сравнения, пять триггеров, семь эле" ментов ИЛЙ, десять элементов И, два элемента НЕ, причем управляющий выход узла опроса блока анализа столбцов через первый элемент НЕ соединен с первым выходом устройства,входом счетчика назначений, первыми входами четырех элементов ИЛИ, выходы счетчика назначений соединены со входами регистра и схемы сравнения, другие- входы которой соединены с выходом регистра, первый управляющий вход которого соединен с первым выходом схемы сравнения и вторым выходом устройства, третий выход которого соединен со вторым выходом схемы сравнения и вторым входом первого элемента ИЛИ, выход которого соединен с третьим входом всех ячеек памяти, четвертые и пятые входы которых соединены с выходами первого и второго элементов И и вхо.дами пятого элемента ИЛИ, выход которого через счетчик соединен со

15 входами счетчика, вторым управляющим входом регистра, вторыми входами второго и третьего элементов ИЛИ, первым входом шестого элемента ИЛИ и первым входом первого триггера, yg второй вход которого соединен с первым входом устройства и первым нходом седьмого элемента ИЛИ, выход которого соединен с первым входом второго триггера, выход которого соединен с первыми входами первого, третьего и четвертого элементов И, выход четвертого элемента И соединен с уиранляющим входом приемного реги" стра блока анализа строк, выход третьего элемента И соединен с управляющим входом узла опроса блока анализа строк, управляющий выход которого через второй элемент НЕ соединен со вторыми входами шестого и седьмого элементов ИЛИ и третьим входом второго элемента ИЛИ, выход которого соединен с первыми входами третьего и четвертого триггеров,входы пятого триггера соединены с выходами четвертого и шестого элемен4О тов ИЛИ, выход пятого триггера соединен с первыми входами второго, пятого и шестого элементов И, выходы пятого и шестого элементов И соединены с управляющими входами прием45 ного регистра и узла опроса блока анализа столбцов, выходы генератора соединены с первыми входами седьмого и восьмого элементов И, вторые входы которых соединены с выходами

5О первого и третьего триггеров, выход седьмого элемента И соединен со вторыми входами третьего триггера,первого и второго элементов И, выходы четвертого триггера соединены с пер55 ными входами девятого и десятого элементов И, выходы которых соедине-! ны со вторыми входами соответственно четвертого, пятого и третьего, шестого элементов И, выход восьмого

60 элемента И соединен со втор входами четвертого триггера, девятого и десятого элементов И, первый выход каждой ячейки памяти соединен с шестым входом соседней по столбцу ячейки памяти, второй и третий выходы каждой ячейки памяти соединены с

696 471 седьмым и восьмью входами соседней по строке ячейки памяти, девятые входы всех ячеек памяти соединены со вторым входом устройства, восьмые входы ячеек памяти первого столбца соединены с группой входов устройства, четвертый и седьмой входы ячеек памяти первого столбца объединены, пят- н шестой входы ячеек памяти перь.. строки объединены.

2. Устройство для управления распределением задач по пункту 1, о тл и ч а ю щ е е с я тем, что ячейка памяти матрицы содержит три триггера четыре элемента HJIH одиннадцать элементов И, элемент ИЕ, причем первый вход первого триггера через первый элемент И соединен с восьмым и девятым входами ячейки, второй вход первого триггера чсрез первый элемент ИЛИ соединен с выходами второго и третьего элементов H первые входы которых соединены со вторым входом ячейки, третий вход которой соединен со вторым входом третьего элемента И, первый вход ячейки соединен со вторьп входом в-орого элемента И, первым входом четвертого элемента И и через элемен — HE с первым входом пятого элемента И, пятый вход ячейки соединен со вторьпли входами четвертого и пятого элементов И, выходы которых через второй элемент

ИЛИ соединены с первьпми входами шестого и седьмого элементов И, выходы которых соединены соответственно с первым входом второго триггера и первым входом третьего элемента ИЛИ, второй вход которого чсрез восьмой элемент И соединен с шестым входом ячейки и выходом второго триггера, второй вход которого соединен с выходом первого элемента ИЛИ и первым входом третьего триггера, выход которого соединен с третьим входом четвертого элемента И и первым входом девятого элемента И, второй вход и выход которого соединены соответственно с седьмьм входом ячейки и первым входом четвертого элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом десятого элемента И и третьим выходом ячейки, четвертый вход которой соединен с первыми входами десятого и одиннад20 цатого элементов И, первый выход первого триггера соединен со вторымвьыодом ячейки и вторыми входами шестого и одиннадцатого элементов И, выход последнего соединен со вторым входом третьего триггера, второй выход первого триггера соединен со вторыми входами седьмого и десятого элементов И.

Источники информации, принятые во внимание при экспертизе

l.. Однородные ассоциативные процессоры. М., Советское радио, 1973 з 1 ° 3 5 4.

2, Авторское свидетельство СССР

Р 2008ВО, кл. СО6 Р 9/19, 1966.

696471

Составитель Н. Полонская

Редакто Б. Павлов Тех е H.Áàáóðêà корректор М. Пако

Заказ 6769/50 Тираж 780 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Иосква Ж-35 Ра ская наб

4 5

Филиал ППП Патент, r. Ужгород, ул, Проектная, 4