Динамическое запоминающее устройство

 

Союз Советских

Социалистических

Республик (11) 696544 (61) Дополнительное к авт. саид-ву (22) Заявлено 010877 (2)) 2513651/18-24 (51)М. Кл."

G 11 С 21/00 с присоединением заявки Мо

Государственный комитет

СССР ио делам изобретений и о1 кры1ий (23) Приоритет (53) УДК681. 327.66 (088.8) Опубликовано 05.1 179. Бюллетень М 41

Дата опубликования описания 05.11.79 (72) Авторы изобретения

H H 8 oH H A B Непомнящий (71 ) Заявитель (54) ДИНАИИЧЕСКОЕ ЗАПОНИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к области вычислительной техники и может быть использовано в вычислительных маши.. ах, интерпретирующих программу, записанную на языке высокого уровня, 5 минимашинах, не имеющих программных средств динамического распределения памяти, а также для страничного обмена между оперативными запоминающими устройствами (ЗУ) и ннешними запоминающими устройствами.

Известно устройство для управления информацией в динамическом ЗУ, содержащем адресный блок, логические элементы и дешифратор с накопителем 1 5

j1).

Однако сложная структура и применение значительного количества оборудования ограничивают область испоЛьзования данного устройства.

Наиболее близким по технической сущности к предложенному изобретению является динамическое запоминающее устройство, содержащее один из входов которого соединен с первым выходом блока управления, другой вход которого соединен со входом счетчика и выходом блока делителей частоты, вход которого подключен ко второму выходу блока упран30 ления, первые входы блока управления соединены с выходами регистра уровня и блока сравнения соответственно, вход регистра уровня соединен с шиной сигнала номер уровня, входы блока сравнения соединены соответственно с выходами счетчика и регистра адреса, один из входов которого под" ключен к адресной шине, и шины сигналов запрос и возврат, которые соединены со вторыми входами блока управления (2) .

Недостатком известного устройства является большое среднее время на обслуживание заявки.

Цель изобретения — повышение быстродейстния устройства.

Поставленная цель достигается твм, что устройство содержит блок опроса, выходы которого соединены с третьим входом блока. управления и другим входом регистра адреса соответственно, выход накопителя соединен с первым входом блока опроса, второй и третий входы которого соединены с другими выходами регистра уровня и регистра адреса соотнетственно.

Сущность изобретения поясняется чертежом, на котором изображена

696544

20 функциональная схема предложенного устройства, которое содержит накопитель 1, выполненный на сдвигающих регистрах, счетчик 2, регистр адреса

3, регистр уровня 4, блок управления

5, блок делителей частоты 6, блок опроса 7, блок сравнения 8, причем

5 блок управления соединен с шиной 9 сигналов запрос и шиной 10 сигналов возврат, а регистр уровня 4 — с шиной 11 сигнала номер уровня .

Устройство работает следующим образом.

На блок управления 5 поступает сигнал запрос по шине 9, а на регистр уровней 4 — номер уровня по шине 11, который соответствует объему запрашиваемой памяти. Вся распределяемая память объемом 2" слов разделяется на ячейки памяти объемом 2", 2к ",...2" " двоичных слов. Все ячейки памяти одного размера представляются сдвиговым регистром. Следовательно, сдвиговых регистров в накопителе 1 столько, сколько существует различных размеров уровней памяти. Все сдвиговые регистры отображают, таким образом, структуру памяти в виде дерева, На каждом уровне, начиная с верхнего нулевого, количество разрядов в ре- 30 гистре определяется как 2, где

С= О,I, n, (8 — текущий номер уровня), По сигналу запрос и номеру уровня блок управления 5 вырабатывает 35 импульсы, которые выдаются на блок делителей частоты 6. На самый нижний уровень — n импульсы поступают с частотой fn, на каждый последующий уровень импульсы поступают с частотой вдвое: меньшей, чем на предыдущей.

Это объясняется тем, что количество ячеек памяти на каждом последующем уровне вдвое меньше, чем на предыдущем. Импульсы с блока делителей частоты 6 поступают на накопитель 1 45, для сдвига содержимого их влево на один разряд по каждому импульсу.

Одновременно импульсы частоты подаются и на счетчик 2, где производится их подсчет.

Сдвиг в накопителе 1 продолжается до тех пор, пока в одной иэ ячеек памяти накопителя 1 соответствующего уровня не будет зафиксирован нуль. . Это свидетельствует о том, что дан- 55 ная ячейка памяти свободна. Этой ячейке соответствует начальный адрес, который содержится в счетчике 2, Одновременно наличие нуля в ячейке памяти накопителя 1 и сигнал с регистра )p уровня 4, поступающие на блок опроса 7, обеспечивают пересылку содержимого счетчика 2 в регистр адреса

3 для последующей выдачи его. При этом блок опроса 7 обеспечивает необходимый сдвиг информации при передаче иэ счетчика 2 в регистр адреса

3 в соответствии с номером уровня.

При этом в ячейку памяти накопителя

1 данного уровня заносится единица, свидетельствующая о том, что данная ячейка памяти накопителя 1 занята.

Заносятся единицы и в ячейки накопителя 1 других уровней, которые связаны с ячейками памяти накопителя 1 по древовидной структуре.

Если все,ячейки памяти накопителя 1 данного уровня оказались занятыми, то с блока опроса выдается в блок управления 5 информация о том, что переписи иэ счетчика 2 в регистр адреса 3 не было и блок управления

5 выдает сигнал ошибка .

При освобождении какой-либо ячейки памяти накопителя 1 начальный адрес этой ячейки памяти принимается в регистр адреса З,а блок управления

5 обеспечивает выдачу импульсов на блок делителей частоты 6 и с него на счетчик 2 и накопитель 1.

При этом происходит сравнение адресов в счетчике 2 и регистре адреса 3, блок сравнения выдаст. сигнал на блок управления 5. Последний обеспечит запись нулей в разряды сдвиговых регистров накопителя, которые соответствуют освободивше ., ячейке памяти с начальным адресом,. содержащимся в регистре адреса.

Преимущество предложенного Устройства заключается в том, что при его использовании сокращается среднее время на обслуживание заявки °

Формула изобретения

Динамическое запоминающее устройство, содержащее накопитель, один из входов которого соединен с первым выходом блока управления, другой вход которого соединен со входом счетчика и выходом блока делителей частоты, вход которого подключен ко второму выходу блока управления, первые входы блока управления соединены с выходами регистра уровня и блока сравнения соответственно, вход регистра уровня соединен с шиной сигнала номер уровня, входы блока сравнения соединены соответственно с выходами счетчика и регистра адреса, один иэ входов которого подключен к адресной шине, и шины сигналов запрос и возврат, которые соединены со вторыми входами блока управления, о т л и ч а ю щ е е с я тем, что, с целью повыаения быстродействия устройства, в него введен блок опроса, выходы которого соединены с третьим входом блока управления и драим входом регистра адреса соответственно, выход накопителя соединен

696544

Составитель А. Воронин

Техреп .Э. Чужих Корректор Г. Решетина.

Тираж 681 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва Ж-35д Раушская наб. д,. 4 5

Филиал ППП Патент, г. Ужгород, ул. Проектная,4

Редактор Д. Зубв

Заказ 7090/3 с первым входом блока опроса, второй и третий входы которого соединены с другими выходами регистра уровня и регистра адреса соответственно.

Источники инФормации, принятые во внимание при экспертиэе

1. Авторское свидетельство СССР

9 514346, кл. G 11 С .21/ОО, 1974

2. QEEE Trous Comput, 1975

24, Ф 10, с. 953-957 (прототип) .