Динамическое запоминающее устройство

 

Союз Советских

Социалистических

Реслублик

<в701354 (63 ) Дополнительное к авт. сеид-ву(22) Заявлено 291277 (24) 2562201/18-24 с присоединением заявки Нов (23} ПриоритетОпублмковано 0709.81. Бюллетень NO33 (51)М. Кл

6 11 С 21/00

Государственный комитет

СССР но делам изобретений и открытий (53) УДК 6 28 . 32 7. .6(088.8) Дата опубликования описания 070981

Г.В. Виталиев, B.A. Герасимов, P.Â. Смирнов и Г.Д. Софийский (72) Авторы изобретения (71) Заявитель

Л

f (54 ) ДИНАМИЧЕСКОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО

Изобретение относится к области вычислительной техники, а более точно к запоминающим устройствам на микросхемах памяти динамического типа.

Известно динамическое запоминающее устройство (1), недостатком которого является наличие прерываний по обращениям, обусловленное необходимостью периодической регенерации информации в запоминающих модулях, невысокое быстродействие и недостаточная надежность.

Наиболее близким к данному изобретению является устройство, содержащее запоминающие модули, первые двухканальные переключатели, первые и вторые адресные и управляющие входы которых соединены соответственно с выходами первого счетчика, адресными шинами и выходами первого дешифратора, а выходы — с соответствующими адресными входами запоминающих модулей, управлявяие входы запоминающих модулей подключены к соответствующим управляющим шинам, информационные входы - к выходам шифраторов, а информационные выходы †к входам триггеров регистра информации, выходы которых соедйнены с соответствуюШими входами вторых дешифраторов, причем входы первого дешифратора присоединены к соответствующим выходам второго счетчика (2 J

Недостатком этого устройства является снижение быстродействия, обусловленное необходимостью двукратного вычисления корректирующего кода при наличии двойных ошибок в случае поразрядной регенерации. Другим недостатком устройства является уменьшение надежности его работы при наличии ошибок регенерации в комбинации со случайными ошибками.

Целью изобретения является повышение надежности.н быстродействия устройства.

Поставленная цель достигается тем, что предлагаемое устройство @ содержит многоканальный переключатель, первые сумматоры по модулю два, первые схемы поразрядного сравнения, элемента И и элемент ИЛИ при этом входы многоканального переключателя соединены с первыми выходами вторых дешифраторов, управляющие входы - с вторыми выходами вто,рых .дешифраторов, а выходы — c первыми входами первых сумматоров по

«юдулю два, вторые .входы которых под701354

40 ключены к выходам второго счетчика, первые, вторые и третьи входы первых схем поразрядного сравнения присоединены соответственно к выходам первых м".аторов по модулю два, первым..выходам вторых дешифраторов и выходам многоканального переключателя, а выходы — к первым входам одноименных элементов И, вторые входи которых соединены с вторыми выходами втоо» рых дешифраторов, а выходы — с входами элемента ИЛИ, а также тем, что второй дешифратор содержит генератор корректирующего кода, блок контроля четности, генератор логического нуля, вторую схему поразрядного сравнения, дна дополнительных элемента И, вторые сумматоры по модулю дна, вторые и третьи двухканальные переключатели и два дополнительных дешифратора, при этом входы второго дешифратора соединены с соответствующими входами генератора корректирующего кода и блэка контроля четности, а первые выходы — с выходами генератора корректирующеГо кода, первые, вторые и третьи входы второй схемы поразрядного сравнения соединены соответственно с выходами генератора логического нуля, генератора корректирующего кода и второго счетчика, а прямой и обратный выходы — с вторыми выходами второго дешифратора, а также с первыми входами соответственно первого и второго дополнительных элементов И, вторые входы которых присоединены к обратному выходу блока контроля четности, первые и вторые входы нторых двухканальных переключателей подключены соответственно к прямым и обратным выходам триггеров регистра информа-. ции, а первые и ai oðûå управляющие входы — соответственно к выходам первого и второго дополнительных дешифраторов, входы этих дешифраторов соединены соответственно с ныходами третьйх двухканальных переключателей и вторых сумматоров по модулю два, первые и вторые входы которых при-. соединены соответственно к выходам генератора корректирующего кода и второго счетчика, а управляющие входы первого и второго дополнительных дешифраторов соединены соответстненйо с обратным выходом первого дополнительного элемента И и прямым выходом второго дополнительного элемента

И., обратный выход которого подключен к управляющим входам третьих двухка.нальных переключателей.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 — пример выполнения второго дешифратора; на фиг. 3 — пример ныполнения. схем поразрядного сравнения; на фиг. 4 пример выполнения первых и третьих .двухканальных переключателей; на .фиг. 5 — пример выполнения нторых двухканальных переключателей; на фиг. б — пример выполнения первого дешифратора и первого и второго дополнительных дешифраторов; на фиг. 7 — пример выполнения многоканального переключателя.

Устройство содержит запоминающие модули 1 динамического типа с адресными входами 2, управляющими входами 3, информационными входами 4 и информационными выходами 5. .Для управления адресными нходами 2 используют первые двухканальные переключатели

6, первые адресные входы 7 которых соединены с выходами первого счетчика 8, вторые адресные входы 9 †с адресными шинами 10, управляющие нходы 11 — c выходами первого дешифратора 12, а выходы — с адресными входами 2 запоминающих модулей 1. Управляющие входы 3 запоминающий модулей

1 подключены к управляющим шинам 13, а информационные входы 4 — к выходам шифраторов 14, которые преобразуют код, поступающий по входным информационным шинам устройства, из обычного двоичного кода н избыточный код с исправлением не менее одной ошибки и обнаружением не менее двойной ошибки, например в код Хэмминга с одной дополнительной проверкой по четности.

Информационные выходы 5 запоминающих модулей 1 подключены ко входам триггеров 15 регистра 16 информации. Выходы триггеров 15 соединены с соответствующими входами 17 вторых дешифраторов 18. Входы первого дешифратора

12 присоединены к соответствующим выходам второго счетчика 19. Устройство содержит также многоканальный переключатель 20, первые сумматоры

21 по модулю два, первые схемы 22 поразрядного сравнения, элементы 23

И и элемент 24 ИЛИ. Входы 25 переключателя 20 сосдинены с первыми выходами 26 всех дешифраторон 18, а управляющие входы 27 переключателя

20 — с вторыми выходами 28 дешифраторов 18. Выходы 29 переключателя

20 присоединены к первым входам 30 сумматоров 21, вторые входы 31 которых подключены к выходам счетчика

19. Первые входы 32 схем 22 соединены с выходами сумматоров 21, вторые входы 33 схем 22 — c выходами

26 одноименных дешифраторов 18, а третьи входы 34 — с выходами 29 переключателя 20. Выходы схем 22 присоединены к первым входам 35 одноименных элементов 23, вторые входы 36 которых соединены со вторыми выходами

28 дешифраторов 18, а выходы — со входами элемента 24.

Второй дешифратор 18 (фиг. 2) содержит гейератор 37 корректирующего кода и блок 38 контроля четности. Генератор 37 используется для вычисления корректирующего кода, например кода Хэмминга, в соответствии с его,01354 переключатели 44 и третьи двухканальды элементов 82 подключены ко входам элементов 83 ИЛИ.

Устройство работает следующим образом (фиг. 2). Код младших разря26 дов адреса обращения (считывания или записи) поступает по адресным шинам

10 на входы 9 переключателей 6, на входы 7 которых с выходов счетчика

8 поступает код адреса регенерации. выход 53 — к первому входу 52 элемен25 Дешифратор 12 в соответствии с кодом на выходе счетчика 19 возбуждает управляющие входы 11.переключателей

6, в результате на адресные входы 2 одной строки модулей 1, образующих

- щ один из разрядов устройства, поступает код адреса регенерации, а на входы 2 других строк модулей 1 (разрядов устройства) поступает код адреса обращения. Шины 13 используются для передачи на управляющие входы 3 модулей 1 сигналов "запись/считывание", старших разрядов кода адреса и тактовых сигналов, управляющих режимами обращения и регенерации как в обычных динамических запоминающих

61 переключателей 14 подключены соотс выходами сумматоров 4 3. Первые sxo46 устройствах. В режиме записи код чисключателей 45. Выходы переключателей 4

44 соединены с выходными информацион.ными шинами устройства ° щ блокируется, т.е. информация записывается в модули 1 по коду адреса обращения во все информационные разряды, кроме одного. В результате может возникнуть однократная ошибка при записи кода данного числа. Аналогично при считывании информации с выходов 5 модулей 1 на входы триггеров бо разряда, не является истинной, т.е. в результате может возникнуть одноф5 ки по записи и считыванию регистрипроверочной матрицей. Кроме того, дешифратор 18 содержит многоразрядный генератор 39 логического нуля, выполненный, например, в виде набора инверторов с незадействованными входами, вторую схему 40 поразрядного сравнения, первый дополнительный элемент 41 И и второй дополнительный элемент 42 И, вторые сумматоры 43 по модулю два, вторые двухканальные ные переключатели 45, первый дополнительный дешифратор 46 и второй дополнительный дешифратор 47. Первые входы 48 схемы 40 соединены с выходами генератора 39, вторые входы 49 схемы 40 — с выходами генератора 37, а третьи входы 50 этой схемы — с выходами второго счетчика 19. Прямой выход 51 схемы 40 подключен к первому входу 52 элемента 41, а обратный та 42. Вторые входы 54 .элементов 41 и 42 присоединены к обратному выходу 55 блока 38. Первые входы 56 и вторые входы 57 переключателей 44 подключены соответственно к прямым выходам 58 и обратным выходам 59 триггеров 155, а первые управляющие входы 60 и вторые управляющие входы ветственно к выходам дешифратора 46 и дешифратора 47. Входы дешифратора

46 соединены с выходами переключателей 45, а входы дешифратора 47 ды 62 и вторые входы 63 переключателей 45 и первые входы 64 и вторые входы 65 сумматоров 43 присоединены соответственно к выходам генератора

37 и .счетчика 19. Управляющий вход

66 дешифратора 46 соединен с обратным выходом 67 элемента 41, а управляющий вход 68 дешифратора 47 соединен с пряьым выходом 69 элемента 42.

Обратный выход 70 элемента 42 подключен к управляющим входам 71 переНа фиг. 3 приведен пример выполнения схем поразрядного сравнения 22 и

40, где поразрядное сравнение осуществляется с помощью сумматоров 72 по модулю два. Выходы сумматоров 72, регистрирующих совпадение кода на выходе генератора 37 с кодом 00...0 или кодом на выходе счетчика 19, подключены ко входам двух элементов

73 И, выходы которых соединены со входами элемента 74 ИЛИ.

На фиг. 4 приведен пример выполнения двухканальных переключателей

6 и 45, а на фиг. 5 — двухканальных переключателей 44. Переключатели выполнены на двух элементах 75 И, вторые входы которых соединены с пряьым или обратным выходом элемента 76 (78) ИЛИ, а выходы подключены ко входам элемента 77 ИЛИ.

На фиг. 6 приведен пример выполнения дешифраторов 12, 46 и 47, где прямые и обратные выходы входных схем 79 соединены с определенными входами элементов 80 И.

На фиг. 7 приведен пример выполнения переключателя 20. Управляющие входы 27 элементов 81 И подключены к выходам 53 схем 40, обратные выходы элементов 81 используются для блокировки всех входов 27, кроме первого входа, имеющего значение логической "1". Входы элементов 82 И соединены с пряжами выходами элементов

81 и выходами генераторов 37, а выхола, поступающий по входным информационным шинам,,преобразуется в избыточный код, например код Хэмминга с исправлением одиночных и обнаружением двойных ошибок, с помощью шифратора 14. Поскольку один из разрядов устройства, номер которого определяется счетчиком 19, находится в режиме регенерации, запись в этот разряд

15 один из разрядов находится в режиме регенерации, и информация, считанная с выходов 5 модулей 1 данного кратная ошибка при считывании. Отсутствие ошибок, наличие ошибки по записи или считыванию или двойной ошиб701354 руется с помощью дешифратора 18, а точнее с помощью схемы 40 поразрядного сравнения и элементов 41 и 42.

Элемент 41 фиксирует отсутствие ошибки илн шибку по считыванию, а элемент 42 - ошибку по записи или двойную ошибку. Для управления исправлением одиночных ошибок используется дешифратор 46, а при исправлении двойных ошибок дополнительно используется дешифратор 47. Исправление осуществляется с помощью двухканальных переключателей 44, при этом информация всех разрядов числа, кроме разрядов с ошибками, передается в прямом коде, т.е. с прямых выходов 58 триггеров 15, а информация искаженных разрядов — в обратном ко-, де, т.е. с обратных выходов 59 триггеров 15. В отсутствие ошибок схема

40 фиксирует совпадение нулевого синдрома, т.е. кода на выходе генератора

37 с кодом 00...0 на выходе генератора 39, а блок 38 — отсутствие нечетной ошибки,при этом сигналы с выхода .67 элемента 41 и выхода 69 элемента

42 блокируют все выходы дешифратора

46 и 47, и информация всех разрядов передается на. выходные шины в прямом коде. В случае ошибки по считыванию схема 40 фиксирует совпадение синдрома с кодом на выходе счетчика 19, который определяет номер регенерирующего разряда, а блок 38 — наличие нечетной ошибки. В результате сигнал с выхода 70 элемента 42 разрешает передачу кода с выходов генератора

37 на входы дешифратора 46, а сигнал с выхода 69 элемента 42 блокирует выходы дешифратора 47. Информация в искаженном разряде инвертируется йереключателем 44, соединенным с возбужденным выходом дешифратора 46. 4О

В случае ошибки по записи схема 40 фиксирует несовпадение кода синдрома с кодом на выходе счетчика 19 и генератора 39, а блок 38 — наличие нЕчетной ошибки. Исправление искажен- 4 ного разряда осуществляется аналогич но исправлению ошибки по считыванию.

В случае двойной ошибки схема 40 фиксирует несовпадение кода синдрома с кодом на выходе счетчика 19 и генератора 39, а блок 38 — наличие четной ошибки.. При этом код синдрома представляет собой поразрядную сумму по модули два номеров разрядов, искажен:ных при считывании и записи. Сигналы с выхода 67 элемента 41 и выхода 69 55 элемента 42 разрешают передачу сигналов с входов дешифраторов 46 и 47 на. их выходы. Сигнал с выхода 70 элемента .42 разрешает передачу кода с .выходов счетчика 19 на входы дешиф- щ ратора .46. На входе дешифратора 47

:поступает поразрядная сумма по модулю два кода с выхода генератора 37 и кода с выхода счетчика 19. Обозначим . номер разряда, искаженного при записи, через А, а номер разряда, иска-! женного при считывании через В. Код на выходе генератора 37 в случае .двойной ошибки равен А =А + В.Следовательно, код на входе дешифратора

47 равен А В-A+8 8 = А, т.е. номеру разряда, искаженного при считывании. Информация в искаженных разрядах инвертируется переключателями 44, соединенными с возбужденными выходами дешифраторов 46 и 47.

Расамотрим работу устройства при наличии случайных ошибок. Обозначим через а = 1 - наличие (а = 0 — отсутствие) ошибки по записи, Ь = 1 - наличие (Ь 0 — отсутствие) ошибки по считыванию, c = 1 - наличие (с = 0 ,отсутствие) случайной ошибки, через

S » значение синдрома на выходе генератора 37, а через р — значение проверки по четности, вычисленной с помощью блока 38.

Таблица 1

0 0 0

1 0 1

0 0 1

1 О 0

0 1 1

1 1 0

0 1 . 0

1 1 1

А+В

В+С

А+С

А+ В+С

Здесь С вЂ” номер разряда, искаженного случайной ошибкой. Как показывает анализ табл. 1, в отсутствие случайных ошибок устройство исправляет все ошибки схемы регенерации(строки 1-4).

Случаи, относящиеся к строкам 5 и б табл. 1, также поддаются исправлению, .так как эквивалентны случаям ошибки по записи и двойной ошибки по записи — считыванию. Случай строки 7 воспринимается схемой коррекции как двойная ошибка с номерами искаженных разрядов В и А+В+С, т.е. ошибка не может быть исправлена. Случай строки

8 воспринимается как одиночная ошибка по записи с номером искаженного разряда А+В -С .и "исправление" этой ошибки также приводит к неверному результату. Вероятность необнаружения случайной ошибки равна 0,5, На фиг. 1 приведена структурная схема устройства,. в котором вероятность необнаружения случайной ошибки составляет (0,5)„ где m - число слогов

1ъ

701354

1О в каждом информационном слове устройства. При этом проверка по Хэммингу осуществляется в каждом слоге независимо. Рассмотрим случай m = 2, индекс 1 или 2 в табл. 2 обозначает принадлежность к первому или второму слогу. Для определенности предполоЪ жим, что случайная ошибка произошла в первом слоге. Многоканальный переключатель 20 фиксирует случаи, когда синдром либо первого, либо второго, либо третьего и т.д. слогов не равен ни О ни 8, т.е. S А или(А -В), либо S С или (В+С), Т а б л и

0 О О О 1. 1 О С О

О О О О О О О 0 О

О О О 1 0 О 1 О В

0 О 1 О О 1 О В О

О О О 1 1

1 1 С 8

О О В+С 0

О О 1- О 1

О О 1 1 О 1 1 В

О 0 1 1 1 0 1 8+С 8

О 1 О. О 1 1 1 С А

О 1 О 1 1 1 О С А+В

О 1 О О О О 1 О А

О 1 О 1 0 О О О

0 1 1 О О 1 1 В

А+В

О. 1 1 О 1 0

О 1 1 1 1 О О

В+С А

В+С А+В

0 1 1 1 Î 1 О В А+В

1 О О О 0 1 О А О

1 . О О О 2. О О А+С О

1 О О 1 О 1 1 А

1 О О .1 1 О 1 А1С 8

1 О 1 О О О О А+В О

1 О 1 1 О О 1 А+8 В

1 О 1 О 1 1 О A+8+C О

1 1

А+В+С 8

А+С А

1 1 О О О 1 1 A

1 1 О О 1 0 1

1 1 0 1 О 1 О А А+В

1 1 1 О О 0 1 А+В .А

1 1 1 1 О О О А+В А+В

1 1 О 1 1 О О А+С А+В

1 1 1 0 1 1 1 А+В+С А

1 1 1 1 О А+8+С А+В

45 либо S (А+С) или (Я+8 +С) и т.д. ся корректируемой, так как ошибки

Л

Затем производится сравнение S; и типа С и 8+C поддаются исправлению.

S-+ В с синдромами других слогов с по- . Для случая m-=2 переключатель 20 момощью схем 22, функционирующих анало- жет быть исключен и сравнение S> и

1 гично схемам 40. Например, в слУчае SO 5 8 с S будет происходить постоянстрок 13-1б таблицы 2 схема 22 перво- но. В данном примере случайная ошибго слога зафиксирует. совпадение синд- ка не обнаруживается только в случае рома Sg либо с синдромом Sy., либо строк 25-28 таблицЫ 2; В остальном с суммой S + 8 н сигнал "0" с выхо- рабата данного устройства аналогична

2. да элемента 24 зафиксирует отсутст- работе известных динамических заповие случайной ошибки. В случае строк минающих устройств.

SS

29-32 таблицы 2 схема 22 первого сло- Изобретение может быть применено га зафиксирует несовпадение синдрома в. запоминающих устройствах на динас синдромом 5 и суммой 5 +8. мических элементах, работающих в

При этом на входах элемента 23 появят- реальном .масштабе времени и не до1 ся два сигнала "1", íà его выходе 46 пускающих -прерываний для регенерации также образуется сигнал "1", который информации. пройдет через элемент 24 ИЛИ и зафиксирует наличие случайной ошибхи. Формула изобретения

В случае строк 21-24 также фиксирует- 1. динамическое запоминающее уст-, ся случайная ошибка, которая являет- Я ройство, содержащее запоминающие мо701354

12 дули, первые двухканальные переключатели, первые и вторые адресные и управляющие входы которых соединены соответственно с выходами первого счетчика, адресными шинами и выходами первого дешифратора, а выходы — с соответствующими адресными входами запоминакщих модулей, управлякицие входы запоминающих модулей подключены к соответствующим управляющим шинам, информационные входы — к выходам шифраторов, а информационные выходык входам триггеров регистра информации, выходы которых соединены с соответствующими входами вторых дешифраторов, причем входы первого дешифратора соединены с соответствующими 15 выходами второго счетчика, о т л и— ч а ю щ е е с я тем,что, с цельюувеличения быстродействия и надежности устройства, оно содержит многоканальный переключатЕль, первые сумматоры по щ модулю два, первые схема поразрядного сравнения, элемента И и элемент

ИЛИ, при этом входы многоканального переключателя соединены с первыми выходами вторых дешнфраторов, упРавляющие входы - с вторыми выходами вторых дешифраторов, а выходы - с первыми входами первых сумматоров по модулю два, вторые входы которых подключены к выходам второго счетчика, первые, вторые и третьи входы первых схем поразрядного сравнения присоединены соответственно к выходам первых сумматоров по модулю два, первым выходам вторых дешифраторов и выходам многоканального переключателя, а выходы — к первым входам одноименных элементов И, вторые входы которых соединены с вторыми выходами вторых дешифраторов, а выходы - с входами элемента ИЛИ. 40

2. Устройство no ri.1, о т л ич а ю щ е е с я тем, что второй дешифратор содержит генератор корректирующего кода, блок контроля четности, генератор логического нуля, вторую схему поразрядного сравнения, два дополнительных элемента И, вторые сумматоры по модулю два, вторые и третьи двухканальные переключатели и два дополнительных дешифратора, при этом входы второго дешифратора соединены с соответствующими входами генератора корректирующего кода и блока контроля четности, а первые выходы — с выходами генератора корректирующего кода, первые, вторые и третьи входы второй схемы поразрядного сравнения соединены соответственно с .выходами генератора логического нуля, генератора корректирующего кода и второго счетчика, а прямой и обратный выходы — с вторыми выходами второго дешифратора, а также с первыми входами соответственно первого и второго дополнительных элементов И, вторые входы которых присоединены к обратному выходу блока контроля четности, первые и вторые входы вторых двухканальных переключателей подключены соответственно к GpHMHM и обратным выходам триггеров регистра информации, а первые и вторые управляющие входы — соответственно к выходам первого и второro дополнительных дешифраторов, входы этих дешифраторов соединены соответственно с выходами третьих двухканальных переключателей и вторых сумматоров по модулю два, первые и вторые входы которых присоединены соответственно к выходам генератора корректирующего кода и второго счетчика, а управляющие входы aepsoro и второго дополнительных дешифраторов соединены соответственно с обратным выходом первого дополнительного элемента И и пряьым .выходом второго дополнительного элемента И, обратный выход которого подключен к управляющим входам третьих двухканальных переключателей.

Источники информации, принятые во внимание при экспертизе

1 . Патент США М 3760379, кл. 340-1731, 1972.

2. Авторское свидетельство по заявке М 2434902/18-24, 13.07.1977 (прототип).

761354

Фиг. J n(sr) e(O) Юф7) И Z7 Z7 Z7

Фиг. 7

Составитель В. Гордонова

Редактор Т.Каменская Техред A. At, Корректор Л. Иван

Заказ 6720/62 Тираж б45. Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35,. Раушская наб., д. 4/5

Филиал ППП "Патент", r... Ужгород, ул. Нроектная, 4

Я

Р ) (и/ paj

Фик Ф

И 1 И Х7

Фис. Х