Устройство для контроля времени задержки сигнала

 

Союз Советские

Социалистические

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (,1,699667 (61) Дополнительное к авт. свид-ву К 357669 (22) 3 s>JIeHo 05.10.77 (21) 2528727/18-21 с присоединением заявки № (23) Приоритет (51)M. Кл.

H 03 К 5/18

Гоеудерстеенный комитет

Опубликовано 25.12.79. Бюллетень ¹ 43

IIo делам изобретений и открытий (53) УЙК 621 374. .33 (088.8) Дата опубликования описания 28.12.79 (72) Авторы изобретения

О. В. Петухов и Л. И. Слободянюк (71) Заявитель (54) УСТРОИСТВО ДЛЯ КОНТРОЛЯ ВРЕМЕНИ

ЗАДЕ РЖК И С ИГНА ЛА

Изобретение касается импульсной тех. ники и может быть использовано в системах автоматического контроля, в част-ности, для контроля времени задержки включения и выключения интегральных микросхем.

По основному авторскому свидетельству N 357669, известны устройства для контроля времени задержки сигнала содержащие блок управления фазой сигнала, формирователь задержки сигнала, интегрирующий конденсатор, фиксатор уровня, формирователь предельно допустимого времени задержки(1

Однако, в этом устройстве в зависимости от фазы выходного сигнала контролируемой схемы обеспечивается контроль только одной из задержек (задержки на включение g<< контролируемой схемы или задержки на выключение ВЬ1 л не обеспечивается контроль за один цикл измерения задержек на вклюЕ . чение и выключение контролируемой схемы и не дифференцируется брак по виду °

2 брак по Г вкл. или по с к, 1 акой контроль необходим, например, при отбракоьке интегральных микросхем.

Не выявляется брак по отсутствию выходного сигнала контролируемой схемы (что

5 соответствует, бесконечно большой задержке сигнала). Устройство в этом случае фиксирует норму для ь Вь и,. и непосредственный результат (норма

IO или брак) для ь Вхр, 11ель изобретения - расширение функциональных возможностей устройства и повышения достоверности контроля, Для этого по основному авт. свид.

М 357669 в устройство содержащее блок управленття фазой сигнала, вход которого подключен к входной шине конт ролируемой схемы, а выход - ко входу формирователя задержанного сигнала, 1 параллельно выходам которого включен интегрирующий конденсатор, соединенный последовательно с формирователем предельно допустимого времени задержки, выход которого подключен ко входу фикные диаграммы, поясняющие работу устройства.

Устройство содержит первый блок 1 управления фазой сигнала, входную шину

2 контролируемой схемы, формирователь3 задержанного сигнала, интегрирующий конденсатор 4, формирователь 5 предельно допустимого времени задержки, входы 6 управления формирователя предельно допустимого времени задержки, фиксатор уровня 7, второй блок 8 управления фазой сигнала, одноразрядный счетчик 9 с элементом задержки на счетном входе, шину исходное" 10, формирователь 11 сигнала "норма выходного сигнала контролируемой схемы, шину 12 контроля прохождения выходного сигнала контролируемой схемы, элементы совпадения 13+16, шину 17 контроля времени задержки включения контролируемой схемы, шину 18 контроля времени задержки выключения контролируемой схемы, выходную шину 19 контролируемой схемы, входы 20 —:32, элемент И-НЕ

33, транзистор 34, транзисторные ключи 36, резисторы 36, триггер 37, элемент И-HE 38.

Устройство работает следунлцим образом.

С входа и выхода контролируемой схемы соответственно на шины 2 и 19 устройства поступают входные сигналы.

Если при этом подаются сигналы разрешения на вход блока 1 управления фазой сигнала и вход 32.блока 8 управления фазой сигнала, то на выходные шины этих блоков поступают сигналы, совпадаюшие по фазе с входными. Если подаются сигналы разрешения на вход 20 блока 1 и вход 31 блока 8, то на входы 22 и

23 поступают сигналы, инверсные входным. Сигналы разрешения на входы 20, 21, 31, 32 подаются таким образом, что на входы 2? и 23 сигналы поступают всегда в противофазе. Сигнал на входе 23 отстает по времени от сигнала на входе 22 на время задержки сиг нала контролируемой схемы. Задержки сигналов в блоке 1 управления фазой

50 входного сигнала и в блоке 8 .управления фазой выходного сигнала постоянны во всем диапазоне задержек и учитываются при калибровке устройства. При поступлении на входы 22 и 23 сигналов на выходе элементов 33 образуется отрицательный импульс, длительность которого равна длительности задержки сигнала контролируемой схемы. Причем, 3 699667 сатора уровня, введены второй блок управления фазой сигнала, одноразрядный счетчик с элементом задержки на счетном входе, формирователь сигнала норма" выходного сигнала контролируемой

5 схемы и четыре элемента совпадения, причем выходная шина контролируемой схемы подключена к первому входу второго блока управления фазой сигнала, выход которого соединен со вторым 0 входом формирователя задержки сигнала, и к счетному входу одноразрядного счетчика, единичный выход которого соединен с первым входом первого элемента совпадения, а нулевой выход — с первым входом второго элемента совпадения и первым входом формирователя сигнала норма" выходного сигнала контролируемой схемы, выход этого формирователя подключен к шине контроля прохож- 20 деиия выходного сигнала контролируемой схемы и ко вторым входам первого и второго элементов совпадения, выход первого из этих элементов совпадения соединен со вторыми входами блоков уп- 25 равления фазой сигнала, с одним из входов формирователя предельно допустимого времени задержки и первым входом четвертого элемента совпадения, выход второго элемента совпадения — с З0 третьими входами блоков управления фазой сигнала, с другим из входов формирователя предельного допустимого времени задержки и первым входом третьего элемента совпадения, вторые входы 35 третьего и четвертого элементов совпадения соединены с выходом фиксатора уровня, выход третьего элемента совпадения подключен к шине контроля времени задержки включения контролируемой схемы, а четвертого — к шине контроля времени задержки выключения контролируемой схемы, шина исходное" соединена со входом установки в "0 одноразрядного счетчика и вторым входом формирователя сигнала норма выходного сигнала контролируемой схемы. Такая схема устройства позволяет расширить функциональные возможности устройства за счет одновременного (в одном цикле измерения) контроля задержек Г к„ ВЫкл и дифференцирования вида брака, повысить достоверность контроля, исключив ложный результат контроля, фиксируемый устройством в случае отсутствия выход55 ного сигнала контролируемой схемы.

На.фиг. 1. представлена функциональная схема устройства; на фиг. 2 — времен9667 6

5 69 если элемент ЗЗ являетсл элементом

И-HE для .положительной логики, то при поступлении на вход 22 сигнала положительной полярности (высокий уровень), а на вход 23 — отрицательный полярности (низкий уровень), длительность отрицательного импульса на выходе элемента ЗЗ, соответствует задержке на включение контролируемой схемы (Г к, фиг.2). При поступлении на входы 22, 23 противоположных по полярности сигналов длительность отрицательного импульса на выходе элемента.

33 соответствует задержке на выключение контролируемой схемы (Г ) „, фиг.2). Транзистор 34 запирается на время длительности этого импульса, что обуславливает заряд интегрируюшего конденсатора 4 через формирователь 5 предельно допустимого времени задержки. На один из входов 6 формирователя 5 предельно допустимого времени задержки поступает сигнал, вводяший один иэ транзисторных ключей 35 в насыщение. Зтим обеспечивается подключение источника питания к соответствующему резистору 36, которому соответствует своя, предельно допустимая для данной контролируемой схемы, задержка.

Напряжение на интегрирук лем конденсаторе 4 в каждый момент времени пропорционально длительности импульса на выходе формирователя 3 задержки сигнала контролируемой схемы и зависит от постоянной времени, которая определяется выбором одного из резисторов 36.

Если длительность задержки контролируемой схемы не превышает предельно допустимого времени задержки, заданной путем выбора резисторов 36, то напряжение на интегрирукхцем конденсаторе 4. не достигает порога срабатывания фиксатора уровня 7. Если же задержка контролируемой схемы превысит предельно допустимое время задержки, то напряжение на интегрируюшем конденсаторе 4,превысит порог срабатывания фиксатора уровня 7, который выдает сигнал ошибки. При контроле ошибки (брака) по, „контролируемой схемы разрешение подается на вход 30 элемента совпадения 15 и сигнал ошибки появляется на шине 17. При контроле ошибки (брака) по,,к„контролируемой схемы разрешение подается на вход 29 элемента совпадения 16 и сигнал ошибки появляется на шине 18. Формирование разрешающих сигналов а" и "б", поступаихиих на входы 6, 20, 21, 29, 30, 31, 32 осушествляется с помошью одноразрядного счетчика 9. Подключение соответствукяцих входов 6 к шинам "а" и "б выполняется в зависимости от предельно допустимой для данной контролируемой схемы задержки. Подключение входов 20, 21, 31, 32 к входам a и "б" в зависимости от полярности сигналов на вход1О ных шинах 2 и 19 представлено в таблице 1. При соблюдении указанного подключения измеряется вначале „, а затем Г . Временная диаграмма

Искл работы устройства приведена на фиг. 2 !

5 для случая: сигнал на шине 2 положительной полярности, сигнал на шине 19отрицательной полярности, что соответст вует поэ. 2 таблицы. По сигналу "исходное", поступакхцему на шину 10, однораз2О рядный счетчик 9 и формирователь 11сигнала "норма" устанавливаются в исходное состояние. В этом случае разрешакщий потенциал появляется на входе

"а" элемента совпадения 14, вход б

25 при этом заблокирован отрицательным потенциалом. При поступлении первого сигнала на шины 1 и 19 устройство осушествляет контролы. контролируемой схемы и в случае брака выдает сиг

Зо нал ошибки по шине 17. По заднему фронту первого выходного сигнала, поступакхцего на шину 19, одноразрядный счетчик 9 переключается, фазы сигналов на его выходах (входы 27, 28) изме35 няются на противоположные и разрешающий потенциал появляется на вход б" элемента совпаденич 13; вход "а при этом заблокирован отрицательным по— тенциалом. При поступлении второго

40 сигнала на шины 1 и 19 устройство осушествляет контроль Гя, „„контролируемой схемы и, в случае брака, выдает сигнал ошибки по шине 18. Отрицательный сигнал, образованный на вхо45 де 28 после прохождения первого импульса, подается на единичный вход триггера

37 и переключает его; таким образом, на первом входе элемента 38 И-НЕ об5О разуется положительный сигнал. После окончания вторрго выходного сигнала на шине 19 одноразрядный счетчик 9 переключается, на.входе 28 образуется положительный сигнал, что приводит к появлению отрицательного выходного сигнала

55 и Ф на шине 12 означакяиего норму выходного сигнала контролируемой схемы. Образовавшийся на входе 28 отрицательный сигнал поступает, кроме того, на элемен9667

Я

Технико-экономическое преимущество предложенного устройства, по сравнению с известными, заключается в улучшении его качества, выражакщегося в том, что устройство позволяет контролировать время задержки вклочения и выключения контролируемой схемы с дифференцированием брака по виду задержки и исключает сбои в работе устройства при от10 сутствии выходного сигнала (случай с бесконечно большой задержкой сигнала) с выхода контролируемой схемы. Т.о., функциональные возможности устройства расширяются и повышается достоверг 5 ность контроля.

Ф бУ

"б" в бе

"б" б

Формула изобрете ния

Устройство для контроля времени задержки сигнала по основному авт. свид. М 357669, о т л и ч а ю щ е ес я тем, что, с цельк расширения функ40 циональных возможностей и повышения достоверности контроля, введены второй блок управления фазой сигнала, одноразрядный счетчик с элементом задержки на счетном входе, формирователь сигна45 ла норма" выходного сигнале контролируемой схемы и 4 элемента совпадения, причем, выходная шина контролируемой схемы подключена к первому входу второго блока управления фазой сигнала, 50 выход которого соединен со вторым входом формирователя задержки сигнала, и к счетному входу одноразрядного счетчика, единичный выход которого соединен.с первым входом одного элемента

55 совпадения, а нулевой выход с первым входом другого элемента совпадения и первый входом формирователя сигнала норма выходного сигнала контролируе7 6 с) ты совпадечия 13, 14 и блокирует разрешающие потенциалы "а" и "б". В случае отсутствия выходных сигналов (брак по отсутствию выходного сигнала контролируемой схемы) сигнал на шине 12 не формируется. Анализ результата контроля времени задержки сигнала осуществляется по сигналам, поступаю. щим на шины 12, 17, 18. Браку соответствует наличие сигналов на шинах 17 и (ил и) 1 8 или отсутствие сигнала на шине 1 2. Норме соответствует наличие сигнала на шине

12 и отсутствие сигналов на шинах

17, 18.

/ Г Ч

2 Г 1 мой схемы, выход этого формирователя подключен к шине контроля прохождения выходного сигнала контролируемой схемы и к вторым входам первого и второго элементов совпадения, выход первого из этих элементов совпадения соединен со вторыми входами: блоков управления фазой сигнала, с одним из входов формирователя предельно допустимого времени задержки и первым входом четвертого элемента совпадения, выход второго элемента совпадения соединен с третьими входами блоков управления фазой сигнала, с другим из входов формирователя предельно допустимого времени задержки и первым входом третьего элемента совпадения, а вторые виды третьего и четвертого элементов совпадения соединены с выходом фиксатора уровня; выход третьего элементы совпадения подключен к шине контроля времени задержки включения контролируемой схемы, а четвертый - к шине контроля времени задержки выключения контролируемой

699667

za8

1О

4Ьг. й

ИНИИПИ Заказ 7659/61 Тираж 1060 Падпист е

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4 схемы, шина "исходное соединена со входом установки в 10 однораэрядного счетчика и вторым входом формирователя сигнала "норма выходного сигнала контролируемой схемы.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

34 3 5677666699, кл. Н 03 К 5/16, приоритет от 24.02.71.