Преобразователь кода

 

ОПИСАНИЕ

ИЗОБРЕтКНИЯ "»() 69З

Союз Советских

Социалистических

Республик

k8 r,, (5 1 )М» КЛ.: Ф (H 04 L 3/02

Н 04 (. 1/10 (22) Заявлено 2606.78 (21) 26 35182/18-09 с присоединением заявки М(23) Прморитет—

Государственный комитет

СССР по деаам изобретений н открытий (53) УДК 621 394.

142(088 8) Опубликовано 25.12.79, Бюллетень й2 47

Дата опубликования описания 281279 (72) Автор изобретения

С В Зиловянский (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ КОДА

Изобретение относится к технике связи и может использоваться для дек одирова ния сиг налов, передаваемых по линейным трактам цифровых сис- 5 тем передачи в кодах КВП-tl.

Известен преобразователь кода, содержащий блок разделения полярностей, выходы которого подключены к входам двух регистров сдвига, два дешифратора и элемент ИЛИ (1).

Однако этот преобразователь кода обладает низкой помехоустойчивостью, Пелью изобретения является повышение помехоустойчивости.

Для этого в преобразователе кода, содержащем блок разделения полярностей, выходы которого подключены к входам двух регистров сдвига, два дешифратора и элемент. ИЛИ, 2 выходы (n-1) разрядов первого регистра сдвига и один из выходов второго дешифратора подключены к соот" ветствующим входам первого дешифратора, выходы которого подключены к входам установка нуля соответствующих разрядов первoro регистра сдвига и,к одному из входов второго дешифратора, к другим входам которого подключены выходы (п-1) разрядов второго регистра сдвига, к входам установка нуля сооТ ветствующих разрядов подключены соответствующие выходы второго дешифратора, а выходы и-ых разрядов первого и в торого регистров сдвига подключены к входам элемента ИЛИ °

На чертеже приведена функциональная электрическая схема предлагаемого устройства.

Преобразователь кода содержит блок 1 разделения полярностей, два регистра сдвига 2 и 3, два дешифратора 4 и 5 и элемент ЙЛИ б.

Устройствî работает следующим образом.

В блоке 1 разделения полярностей входной биполярный цифровой сигнал с вставками кода КВП-3 разделяется на два цифровых потока, соответствующих полярностей входного сигнала и Находящимся в противофазе относителЬно друг друга. Эти потоки записываются в регистры 2 и 3 сдвига и.продвигаются с тактовой частотой сигнала. При записи в первом регистре 2 сдвига комбинации 10001, соответствующей вставке кода OOOV„

705693

Формула изобретения единицы и нули дешифруются дешифратором 4..

Одновременность дешифрации всей комбинации 10001 фиксируется дешиф ратором 4, выходной сигнал которого списывает второй разряд первого регистра 2 сдвига, в котором в следующий тактовый интервал должен быть

1 записан импульс вставки V, подлежащий удалению. Сдвиг на один такт необходим для компенсации задержек н. дешифраторах 4 и 5.

:При записи в первом регистре 2 сдвига комбинации 1001, соответствующей вставке кода В 00V, единицы и йули дешнфруются вторым дешифратоРова 5. Комбинация в целом фиксируется и горим дешифратором 5, выходной сигнал которого списывает импульсы

В и V вставки, находящиеся в момент появления этого сигнала в третьем

:и шестом разрядах первого регистра

2 сдвига.

Аналогично дешифруются и удаляются:вставки противоположной полярнос ти:, записйваемые во второй Регистр

c Üига. Выходные сигналы, из которых всТавки кода удалены, снимаются с выходов шестых разрядов регистров

2 и 3 сдвига, объединяются в элементе ИЛИ 6 и поступают на выход преоб разователя кода.

Таким образом, использонание предлагаемого устройства дает воэможность повысить помехоустойчивость при уменьшении коэффициента размножения ошибок, что выгодно отличает его от прототипа.

Преобразователь кода, содержащий блок разделения полярностей, выходы которого подключены к входам двух регистров сдвига, два дешифратора и элемент ИЛИ, о т л и ч а ю щ и йс я тем, что, с целью повышения помехоустойчивости, выходы (n-1) разрядов первого регистра сдвига и один иэ выходов второго дешифратора под- ключены к соответствующим входам перного дешифратора, выходы которого подключены к входам установка нуля соответствующих разрядов первого регистра сдвига и к одному из входой

20 второго дешифратора, к. другим входам которого подключены выходы (n-1) разрядон нторого регистра сдвига, к входам установка нуля соответстнующих разрядов подключены соотнетст25 вующие выходы второго дешифратора, а выходы и-ых разрядов первого и второго регистров сдвига подключены к входам элемента ИЛИ.

Источники информации

3Q принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 216783, кл. H 04 j„ 1/10, 1965 (прототип) .

ЦНИИПИ Заказ 8056/64

Тираж 775 Подписное

Филиал ППП Патент, г.Ужгород, ул.Проектная,4