Запоминающее устройство

 

гг В ОН1гс и а ней бг нот:а д

Союз Советских

Социапистических республик

ОП -Е

ИЗОБРЕТЕНИЯ

< 714496 (61) Дополнительное к авт. свид-ву (22) Заявлено 12.08.7 5(2! ) 2165823/18-24 с нрисоединеиием заявки М (51)M. Кл.

g 11 С 11/34

G 11 С 29/00

Ввударствввныв квинтет

ССОР ю лелям изобретений и вткрцтии (23)Приоритет

Опубликовано 05.02.80.Бюллетень 3% 5 (53) УДК 681. .327,67 (088. 8) Дата опубликования описания 05.02.80

В. С. Борисов, В. К. Конопелько и В. В. Лосев (72) Авторы изобретения (71) Заявитель

Минский радиотехнический институт (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к области вычислительной техники и может быть использовано в электронной промышденнос-. ти при изготовлении больших интегральных схем запоминающих устройств.

Известны полупроводниковые интеграпь- ные запоминающие устройства с произвольной выборкой с разрядной организацией, которые содержат матрицу элементов па» мяти и схемы логики обрамления, позволяющие производить обращение при запитО си и считывании информации только к одному любому элементу памяти матрицы

ИОднако эти устройства имеют низкую

15 надежность.

Наиболее близким по технической сущности к предложенному является запоминающее устройство, содержащее первый дешифратор адреса, соединенный с адресными шинами накопителя, первые разрядные шины которого соединены с выходачи основных управляющих вентилей и входачи блока считывания, управляющие входы которого подключены к выходам второго дешифратора адреса и к первым входам основных управляющих вентилей, вторые входы которых соединены с шиной разрешения записи, а третьи входы— с шиной управления, первым входом входного блока и управляющими входами дешифраторов, и первый сумматор по модулю два, входы которого подключены соответственно ко второй разрядной шине и к выходу бпока считывания, а выход — ко второму входу входного блока (2j.

Однако это устройство также имеет низкую надежность. Причиной низкой надежности является сложность схемы контроля при обращении к одному элементу памяти накопителя.

Иепь изобретения — новы шение на дежности устройства за счет исправления ошибок дефектных элементов памяти, Зто достигается тем, что в устройство вводится второй сумматор по модулю два н блок сравнения, а также дополнительный элемент пачяти, например, на

7144

ЗЬ - триггере, третий сумматор по модулю два и дополнительный управляющий вентиль на каждый Разряд накопителя, причем входы второго сумматора соединены соответственно с шиной запи5 си и со второй разрядной шиной. Выход второго сумматора соединен с четвертыми входами основных управляющих вентилей и с первым входом блока сравнения, второй вход которого соединен с выходом >о блока считывания, а третий вход — с шиной разрешения записи и с управляющими входами R5 -триггеров, информационные входы которых соединены с разрядными шинами и входами дополнительных управ- 15 ляющих вентилей, первые входы которых через третий сумматор по мод,аппо два подключены к выходам R5-триггеров и первому выходу блока сравнения, второй выход которого соединен со вторым вхо- 20 дом дополнительных вентилей, третьи входы которых подключены к шине управления и четвертому входу блока. сравнения. Кроме того блок сравнения содержит 3К триггер, элемент И, четвертый сумматор по модулю два, 2 -триггер и вентиль, . первый вход которого и 3, +, Q, входы е

3К -триггера, а та кже второй вход уп-

Равляющего вентиля и счетный вход 3Ктрйггера соединены соответственно с пер- î вым и третьим .входами блока Сравнения, четвертый вход которого соединен с треть им входом вентиля и управляющим входом 33-триггера, информационные входы которого соединены с выходами вентиля З5 и с первым входом четвертого сумматора по модулю два, второй вход которого соедйнен со вторым входом блока сравнения, а выход — с первым входом элемента И, второй вход которого соединен с выходом JK -триггера и первым выходом блока сравнения. Выход элемента И соединен со вторым выходом блока сравне-, ния. Все это позволяет производить ис. правление одного дефектного элемента памяти в каждом слове накопителя при наличии одного дополнительного элемен та памяти в слове.

На чертеже приведена структурная схе50 ма запоминающего устройства.

Устройство содержит первый дешифратор адреса 1, соединенный с адресными шинами. 2 накопителя 3. Разрядные шины

Г

4 накопителя соединены с выходами управляющих вентилей 5, информационными входами 2Ь -триггеров 6, дополнительных вентилей 7, и входами блока считывания

96 4

8. У . Управляющие входы 9. блока считывания подключены, к выходам второго дешифратора адреса 10 и первым входам управляющих вентилей, 5. Вторые входы уп

Равляющих вентилей 5 соединены с шиной разрешения записи 11, управляющими входами R5 триггеров 6, управляющим входом 3К триггера 12 и вторым входом управл пощего вентиля 13 блока сравнения 14. Первый вход управляющего вентиля 13 и 3,, входы д -три гера 12 блока сравнения 14, четвертые входы управляющих вентилей 5 соединены с выходом второго сумматора по модулю два 15, первый вхоц которого соединен с шиной записи 16, а второй - через вторую разрядную шину 17 с первым входом первого сумматора по модулю два 18. Второй вход первого сумМатора по модулю два 18 соединен с выходом блока считывания 8 и вторым входом четвертого сумматора по модулю два 19 блока сравнения 14. Первый вход четвертого сумматора по модулю два 19 соединен с выходом управляющего вентиля 13 и информационным вхоцом 9-триггера

20 блока сравнении 14. Выход четверто го сумматора по модулю два 19 соединен с первым вхоцом элемента И 21, вторым входом подключенного к выходу 3Êтриггера 12 и первым входом третьих сумматоров по модулю два 22, Вторые входы третьих сумматоров по модулю 22 соединены с выходами Щ-триггеров 6, а выходы - с" первыми. входами дополнительных управляющих вентилей 7. Вторые входы дополнительных управляющих вентилей 7 соединены с выходом элемента И

21 блока сравнения 14, а третьи входыс шиной управления 23, третьими входами основных управляющих вентилей 5 и вентиля 13, управляющим входом Q -триггера и вторым входом выходного блока

24. Первь;й вход выходного блока 24 соединен с выходом первого сумматора по модулю два 18, а выход является выходом устройства, Устройство работает следующим образом.

При записи информации на соответствующие шины устройства подаются сигналы записи 16, разрешения записи 11 и управления 23. При этом происходит возбуждение шип дешифраторов 1 и 10 в соответствии с кодом адреса. Возбужденная шина 2 дешифратора адреса слова 1 подключает элементы памяти накопителя 3 выбранного слова к разрядным шинам 4.

1. Запоминающее устройство, содержащее первый пеилфратор адреса, соединенный с адресными шинами накопителя, первые разрядные шины которого соелинены с выходами Основных управляющих вентилей и вхопами блока считывания, упраВлл!Ошие BxoDI I которого попключе !,Г к В! (хОдам второго пешифратсpa aapeса

5 714

При этом в элемент памяти накопителя

3, находящийся на пересечении выбранной строки и столбца, а также в 33- тpиггep

2Î происхопит запись входной информации, инвертированной на сумматоре 15, сигналом, сйимаемым с разрядной шины 17.

Йаряпу с этим происхопит перезапись хранимой информации опрашиваемого слова в

Щ -rpssrvep 6. При снятии сигнала разрешения записи 11, запись информации в о спрашиваемый элемент памяти накопителя

3 и s 33 -триггер, а также перезапись информации в RS -триггеры прекращается и происходит контрольное считываниезаписанной информации с опрашиваемого >5 элемента памяти накопите»я 3 и с Этриггера и сравнение ее на сумматоре

19. Это ривопит к появлению йа выхо=" -" пе сумматора 19 единичного сигнала в случае неправильно записанной информа- ?О ции в опрашиваемый элемент памяти наконителя 3, и нулевого сигнала - в нро-3 тивном случае. Эти сигналы поступают на опии из входов элемента И 21. На второй вхоп элемента И 21 попается сигнал с выхопа 3К-триггера 12, сигнал на выхопе которого появляется только после снятия разрешения записи 11, т.е. когда перехопные процессы в опрашиваемом элементе памяти накопителя 3 и д триггере 2О закончатся. Кроме того, сигнал с выхопа Qg -триггера 12 инвертирует на сумматоре 22 хранимую в Я -триггерах 6 информацию опрашиваемого слова.

При наличии епиничного сигнала на выхо- » пе сумматора 19 элемент. И 21 разрешает перезапись инвертированной информации в элементы памяти накопителя 3 опрашиваемого словаЛри этом в дополнительном разряде накопителя 3 хранится ин- 4" формация об инвертировании всего xpai нимого слова. В режиме считывания сигналы по шинам записи 16 и разрешения записи 11 отсутствуют. При этом вентили

5, 7 и 13 заперты, а сигнал о состоянии опра ниваемого элемента памяти накопителя 3 поступает с выхопа блока считьвания 8 на первый вход первого сумматора но мопулю пва 18. На второй вхоп сумматора 18 подается сигнал с разряд50 ной шины 17, который производит коррекцию сигналов, снимаемых с неисправных элементов памяти накопителя 3.

Всли в процессе считывания информации 55 . все элементы памяти опрашиваемого сло- - 5 ва накопителя 3 исгравны и при включении источника питания в дополнительном разряде установилось нулевое состояние, и р ни хоп и аел,ой информации на сумматорах 15 и 18 соответственно, а также перезаписи инвертированной информации всего слова в процессе записи и считывания не происходит и, следовательно, на выход устройства поступает. правильная информация, Если все элементы памяти опрашиваемого слова накопителя 3 исправны, но при включении источника питания в попол-! нительном разряде установилось епиничное состояние, то происхопит инвертирование входной и считыВаемой информации на сумматорах 15 и 18 соответственно, а перезаписи инвертированной информации всего слова в процессе записи не производится. Поскольку все элементы памяти снова исправны, то двойное инвертирование при записи и при считывании не вносит ошибки в процесс хранения информации, Если имеет место неисправность опного элемента памяти в опрашиваемом слове накопителя и при включении источника питания в цополнительном paapsIae установилось нулевое состояние„ то в процессе записи информации эта неисправность обнаруживается при контрольном считывании, в результате чего все храйимое слово перезаписывается Пля хранения инвертированным, При этом в дополнительном разряпе хранится единичный символ, который в процессе считывания и производит инвертирование на сумматоре 18 информации снимаемой с блока считывания. Таким образом, сигналы, снимаемые с исправных элементов памяти,инвертируются пважпы при записи (после обнаружения неисправности) и при считывании и поэтому остаются неизменными.

Для неисправного элемента памяти ин/ вертированвя информации при записи не происходят из-за его неисправности, а инвертирование на сумматоре 18 при считывании исправляет сигнал, снимаемый с этого неисправного элемента па- . мяти.

Формула изобретения

7 7,1449 и к первым входам основных управляю щих вентилей, вторые входы которых соединены с шиной разрешения записи, а третьи входы — с шиной управления, первым входом входного блока и управляющими входами пешифраторов, я.первый сумма гор по модулю пва, входы которого подключены соответственно ко второй разрядной шине и к выходу блока считывания, а выход - ко второму входу io входного блока, о т л и ч а ю щ е ес я тем, что, с целью повышения надежнос ти за счет исправления ошибок дефектHbIx алементов памяти, оно содержит втоpo% сумматор по .модулю два и блок срав- т5 пения, а также дополнительный алемент памяти, например, на И -триггере, третий сумматор по модулю два и дополнительный управляющий вентиль на каждый разряд накопителя, причем входы второго го сумматора соединены соответственно с шиной .записи и со второй разрядной шиной, выход второго сумматора соединен с чет вертыми входами основных управляюших вентилей и с первым входом блока срав- г5 пения, второй вход которого соединен с выходом блока считывания, а третий входс шиной разрешения записи и с .управляющими входами Я5-триггеров, информациснньте входы которых соединены с разряд- ЗО ными шинами и выходами дополнительных управляющих вентилей, первые входы которых через третьи сумматорЫ по модулю два подключены к выходам Я,9-триггеров и первому входу блока сравнения, второй 35

6 8 выход которого соединен со вторым входом дополнительных управляющих вентилей, третьи входы которых подключены к шине управления и четвертому входу блока сравнения.

2, Запоминающее устройство по и. 1, о т л и ч а ю ul е е с я тем, что блок сравнения содержит Qg-триггер, елемент

И, четвертый сумматор по модулю два, 3) -триггер и вентиль, первый вход которого и Q, g, Ц - входы 48,-триггера, а также второй-axog вентиля и счетный вход 3К-тригт ера соединены соответст венно с первым и третьим входами блока сравнения, четвертый вход которого соединен с третьим входом вентиля и управляющим входом 33-триггера, информационные входы которого соединены с выходами вентиля и с первым входом четвертого сумматора по модулю два, второй вход которого соединен со вторым входом блока сравнения, а выход - c первым вхо-, дом элемента И, второй ахоп которого соединен с выходом ЭК-триггера и перBbIM выходом блока сравнения, BbIxog алемента И соединен со вторым выходом блока сравнения, Источники информации, принятые во внимание при экспертизе

1; Микроэлектронике", сб. статей под ред. Лукина Ф. А., М., "Сов. радио", 1972, вып. 5, с. 128-150, 2. "Запоминающие устройства, сб. статей под реп, Крайамера Л. П., Л., Энергия"т1974, вып. 4, с. 89 (прототип).

714496

Заказ 9301/52 Тираж 66 р

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж 35, Раушская наб., д. 4/5

Подписное

Филиал ППП Патент», г. Ужгород, ул. Проектная, 4

Составитель В. Конопелько

Редактор А; Виноградов Техред О. Легеза Корректор С. Шекмар