Преобразователь напряжения в код

 

С - АМл п еч нс. то„„„..

Д И е: о

Союз Советаких

Социалистических

Республик. iii728222

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свил-ву (22) За я влено 01 е07.77 (21) 25 02 19 1/18-21 (5! )М. Кл.

Н 03 К 13/20 с прнсоеаинением заявки ¹â€”

Государственный комитет (23) Приоритет по .делам изобретений и открытий

Опубликовано 15.04.80. Бюллетень № 14

Дата опубликования описания 18,04.80 (5З1УД КВ81.325 (088 е8) (72) Автор. изобретения

М. М, Гельман (7l) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ НАПРЯЖЕНИЯ В КОД т

Изобретение относится к цифровой измерительной и вычислительной технике и может быть использовано в цифровых измерительных установках и системах для

„I цифрового измерения (кодирования) сигналов напряжения в широком диапазоне их уровня и спектра.

Известен преобразователь напряжения в код (ПНК) параллельного считывания о с поразрядным распространением сигна ла, который содержит ряд каскадов срав« ненни - компараторов кодируемого и образцового (опорного) напряжений, каждый из которых формирует весовой ток для соседних каскадов более младших разрядов, пропорциональный разности сравниваемых сигналов. Весовые токи преобразуются специальными элементами в образцовые непряженян (1)

Недостатком устройства является снижение его быстродействия при расширении пределов измерения по уровню измеряемой величины, так как при этом требуеъся дополнительное время на анализ и выбор предела.

Известен преобразователь, напряжения в код, содержаший tl групп стробируемых компараторов, измерительные входы к торых соединены с входным зажимом уст- ройства, где И- количество десятичных разрядов (декад) преобразуемой величины, преобразователь, состояний из последовательно соединенных декодируюших блоков, блока управления. и триггерных регистров, сбросовые входы которых подсоединены к входу сброса блока управления, а информационные входы — к выходам стробируемых компараторов (2).

Недостатком устройства является нали- чие большого числа преобразователей кода в напряжение в каскаде, каждый из которых формирует опорное напряжение для отдельного компаратора данного каскада. Кроме того, при расширении рабочего диапазона уровней измеряемой величины снижается быстродействие уст

3 72 ройства, так как треáye я дополнитель ное. время на выбор предела измерения.

Целью изобретения является ooàûøåние скорости преобразования сигналов в широком диапазоне изменения их уровня. Для этого в преобразователь напря-. жения в код, содержащий l1 групп стробируемых компараторов, преобразователь, блок управления, Р тригт эрных регистров, введены входной делитель преобразуемой величины; стробируемые компара. торы входного делителя, образцовый источник постоянного сигнала, цифроана- логовый источник предельных образцовых напряжений преобразования, ключевые элементы, элементы И-НЕ, управляемые декадные делители со ступенями

R,.„,10 К, 10 " " R, триггеры, фор» мирователь парных сдвинутых импульсов, отдельный формирователь парных сдвину-;, тых импульсов, причем вход входного де лителя преобразуемой величины соединен с входным зажимом и устройства, и входы соединены с измерительными входами стробируемых компараторов входного делителя, стробирующие и опорные входы которых подсоединены соответственно к выходу сброса блока управления и к выходу образцового источника постоянного сигнала, а выходы соединены с входами цифроаналогового источника предельных образцовых напряжений, выход которого соедийен со входной шиной опорного нап- ряжения преобразователя, управляемые декадные делители соединены последова.. тельно с выходом преобразователя, при-, чем ступени R, 10 R,...10 " -R управляемых декадных делителей зашунтированы ключевыми элементами, а вйходй управляемых декадных делителей соединены с входами стробируемых компара торов, выходы каждого триггерного регистра, за исключением триггерного регистра младшей декады, через элементы

И-НЕ соединены с входами ключевых элементов и декодирующими входами преобразователя, логические входы элементов

И-HE соединены с выходами триггеров, входы сброса которых соединены с выходом сброса блоха управления, первый вы. ход каждого формирователя парных сдвинутых импульсов соединен со стробирующими входами стробируемых компараторав второй -выход соединен с входом запуска триггера и с входом формирователя парных сдвинутых ймпульсов более младшей декады кода, а вход формирователя пар;ных сдвинутых импульсов старшей декады

8222 4 кода соединен с управляющим выходом блока управления, вход Которого соеди .. нен с первым выходом отдельного формирователя парных сдвинутых импульсов,. второй выход которого соединен со стробирующими входами, стробируемых компа.раторов младшей декады кода, а вход соединен с выходом формирователя парных сдвинутых импульсов предпоследней млад40 шей декады кода.

Ф

На чертеже приведена структурная электрическая схема устройства., Устройство содержит входной зажим 1 устройства; входной делитель 2 преобра15 зуемой величины; стробируемые компараторы 3 входного делителя; блок 4 управления; образцовый источник 5 постоянйого сигнала; цифроаналоговый источник 6 предельных образцовых напряжеиий преобра20 зования; преобразователь 7 параллельного единичцого кода в образцовое опорное напряжение; декодирующие блоки 8, 9 преобразователя 7 соответственно от старшей до предпоследней младшей декады; входную шину 10 опорного напряжейия; ключевые элементы 11; управляемые декадные делители 12, 13, 14" соответственно со ступенями R,...10 " R,10 @ стробируемые компараторы 15-формирователи кода старшей декады; стробируемые компараторы 16,17- формирователи кода соответственно предпоследней младшей и младшей декад; триггерный регистр 18 старшей декады кода; логические элементы И-НЕ 19; триггер 20„ формироватець 21 парных сдвинутых импульсов; триггерные регистры 22, 23 соответственно предпоследней младшей и младшей декад хода; отдельный формирователь 24 парных сдвинутых импульсов; общую шину 25,Устройство работает следующим образом.

Преобразуемая (кодируемая) величина, поступающая Ва входной зажим 1, передается непосредственно. на измерительные входы всех стробируэмых хомпараторов

14, 15, 16, а через ступени входного делителя 2 одновременно и на стробируемые компараторы 3. Число ступеней входного делителя выбирают исходя из: требуемого количества пределов измерений, а соотнаиение величин ступенейв соответствии со значением младшего предела.

На опорный вход всех стробируемых комйараторов 3 подается опорное напря.жение образцового источника 5, равное

5 7282 младшему пределу измерений. Измеряемая величина распределяется по стробируемым компараторам 3 в соответствии со ступенями входного делителя 2, уменьшаясь в г направлении стробируемого компаратора наибольшего из пределов, подключенного к последней ступени входного делителя 2.

Так как в устройстве операции выполняются с десятичным позиционным (параллельным единичным) кодом, то ступени 10 входного делителя выбираются равными

R, 10M,: 10 P...., 10 Р, где к - число т к пределов и змерения представляюшее собой натуральный ряд.

При сравнении измеряемого напряже,ния с опорным в стробируемых компараторах 3 часть из них в соответствии с пределом измеряемой величины срабтает и переключит цифроаналоговый источник 6 таким образом, что на его выходе появится напряжение,Q>, равное пределу измеряемой величины. Это напряжение в качестве опорного подводится к входу 10 преобразователя 7. Описанный такт работы выполняется в соответствии

25 с сигналом стробирования, формируемым в блоке-4, который передается íà соответствующий вход стробируемых компараторов 3. Этим же сигналом, элементы и все устройство устанавливаются (сбрасываются) в исходное состояние.

К выходу преобразователя 7 подключены управляемые декадные делители 12, 13, 14, которые содержат соответственно по 9 ступеней,R, 9 ступеней

R ° 10,..., 9 ступеней R ° 10 (" ) и

10 ступеней Я 10 (" " . В исходном состоянии все ключевые элементы 11 открыты, сопротивление управляемых декадных делителей 12, 13, 14 максимально

40 и на выходе преобразователя 7 напряжение равно выбранному пределу, которое распределяется с постоянным прирашением.

По сигналу, поступившему из блока 4 в формирователь 21, формируется им пульс стробирования стробируемых компараторов 15, и часть из них, в соответствии со значением К (К =1...9)- стар

1 4 50 шего разряда кода измеряемой величины, сработает и переключит подключенный к ним триггерный регистр 18 старшего разряда кода. С задержкой, необходимой для срабатывания стробируемых компара

55 торов 15 и переключения триггерного регистра 18, в формирователе 21 формируется второй импульс. Этот импульс

1переключает триггер 20, выходной csv22 6 нял которого поступает на группу элемен тов И-НЕ 19, подключенных к триггерному регистру 18. При этом на выходе элементов И-НБ 19 в цепи не сработавших стробируемых компараторов 15 появятся сигналы, которые включат соотэетствуюшие ключевые элементы 11 и переключат декодируюший блок 8. Ка выходе преобразователя 7 установится, напРажение О оп, равное преобразуемому округленному на уровне старшего разряда кода преобразуемой величины до ближайшего большего целого значения.

Второй задержанный импульс, сформированный в формирователе 21, передается в аналогичный формирователь 21 в цепи стробирования стробируемых компа- . раторов 16 следуюших ступеней делителя, равных 0,1 R (на чертеже не обозначены), Формируется код К, который запоминается в соответствующем триггерном регистре, и опорное напряжение Ц щ„изменяется на U<>, равное измеряемому, 2 округленному на уровне второго десятичного разряда преобразуемой величины до ближайшего большего целого значения.

Далее процесс формирования кодов повторяется. По мере формирования кодов K и напряжений Ucä отключаются (шунтируются) соответствующие ступени управляемых декадных делителей 12, 13, благодаря чему приращение напряжения на каждой нешунтированной ступени и подключенному к ней стробируемому компаратору все время остается неизменным.

После формирования кода K> < на выходе преобразователя 7 установится напряжение Ооп j

4. Разряды кода по этому сигналу могут быть считаны из триггерных регистров 18, ..., 22, 23 (цепи считывания на чертеже не указаны), после чего блок управления сбрасывает все триг8222 8 равления и к выходу образцового источПреобразователь напряжения в код, содержащий И групп стробируемых компариторов, измерительные входы которых соединены с входным зажимом устройства, где И -количество десятичных разрядов (декад) преобразуемой величины, преобразователь, состоящий из последователь- но соединенных декодируюших блоков, блок управления и И триггерных регисчьров,сбросовые входы которых подсоединены к выходу сброса блока управления, а информационные входы — к выходам стробируемых компараторов, о т л и ч а— ю щ и Й с я тем, что, с .целью повышения скорости .преобразования сигналов в широком диапазоне изменения их уровня, введены входной делитель преобразуемой величины, стробируемые компараторы входного делителя, образцовый источник постоянного сигнала, цифроаналоговый источник предельных образцовых .напряжений преобразования, ключевые элементы, элементы И-НЕ, управляемые декадные делители со ступенями.

Р, .10- - ) Д 10-(11- 0 Р, тРиггеры, формирователь парных сдвинутых импульсов, отдельный формирователь парных сдвинутых импульсов, причем вход входного делителя преобразуемой величи ны соединен с входным зажимом устройства, а выходы соединены с измеритель.. .......ными входами стробируемых компараторов входного делителя, стробируюшие и опорные входы которых подсоединены соответственно к выходу сброса блока уп7 72 геры преобразователя в исходпоа состоя. пие, и цикл кодирования повторяется.

Вместе с кодом из блока 6 считывается также кодированное зна1ение данного предела преобразованного напряжения.

Таким образом, в устройстве обеспечивается поразрядная подстройка ступеней управляемого декадного делителя и выходного напряжения в соответствии со значением преобразуемого напряжения в широком диапазоне уровней.

Формула изобрете ния

1,5

ЗО

35 ника постоянного сигнала, а выходы соединены с входами цифроаналогового источника предельных образцовых напряже

1 ний, выход которого соединен с входной шиной опорного напряжения преобразова„теля, управляемые декадные делители соединены последовательно с выходом преобразователя, причем ступени

R,10 " R...,10 R управляемых декадных делителей зашунтированы ипо чевыми элементами, а выходы управляемых декадных делителей соединены с входами стробируемых компараторов, выходы каждого триггерного регистра, за исключением триггерного регистра младшей декады, через элементы И-HE соединены с входами ключевых элементов и декодируюшими входами преобразователя, логические входы элементов И-НЕ соединены с выходами триггеров, входы сброса которых соединены с выходом сброса блока управления, первый выход каждого формирователя парных сдвинутых импульсов соединен со стробирую пими входами стробируемых компараторов, второй выход соединен с входом запуска: триггера и с входом формирователя парных сдвинутых импульсов более младшей декады кода, а вход формирователя парных сдвинутых импульсов старшей декады кода соединен с управляющим выходом блока управления, вход которого соединен с первым выходом отдельного формирователя парных сдвинутых импульсов, второй выход которого соединен со стробируюшими входами стробируемых компараторов младшей декады кода, а вход соединен с выходом формирователя парных сдвинутых импульсов предпоследней младшей декады кода.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 226975, кл. Н 03 К 13/115, 1967.

2. Гитис Э. И. Преобразователи информации для электронных цифровых вычислительных устройств, N., "Энергия", 1975, с. 316-320, рис. 7-11 б,в (прототип).