Устройство для суммирования

 

Сокзэ Советскнн

Соцналнстнческнк

Республнк

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<1,734678 б E (61) Дополнительное к авт. свид-ву— (22) Заявлено 26.01.77 (21)2446576/1 8-24 (5l ) М. К.1.

Я 06 F 7/385 с присоединением заявки №вЂ”

Государственный комитет (23) Приоритет—

Опубликовано 15 05 80 Бюллетень №18

Дата опубликования описания 18.05.80 но делам изобретений н открытий (53) УДК 681.325 (088. 8) (72) Автор изобретения

В. A. Платонов

Таганрогский радиотехнический институт им. В. Д. Калмыкова (71) Заявитель (54) УСТРОЙСТВО ДЛЯ СУММИРОВАНИЯ

Изобретение относится к вычислительной технике и может быть использовано для алгебраического суммирования чисел, записанных в системах счисления с основанием R= 2 . (и > 1 ) в арифметическотт логическом устройстве.

Известны сумматоры, предназначенные для суммирования чисел, записанных в системах счисления, отличных or двоич ной, состоящие из одного или двух двоичто ных сумматоров и схемы коррекции результатов суммирования двоичных кодов (1$ j2).

Известны последовательно-параллель» ные сумматоры для суммирования чисел, например, в десятично-двоичной системе счисления, содержащие четырехразрядный параллельный сумматор, в котором последовательно суммируются двоичные тетрады десятичных разрядов, а также скему коррекции для образования десятичного переноса и коррекции результата суммирования (31.

Известны также последовательнопараллельные сумматоры, состоящие из двух четырехразряднык сумматоров и скемы коррекции (4).

Суммирование чисел в таких сумматорах осуществляется младшими разрядами вперед для того, чтобы можно было в последующем разряде учесть перенос из предыдущего разряда. Это обуславливает невысокое быстродействие усгройств.

Известно устройство для суммирования, например, в двоично-десятичной системе счисления старшими разрядами вперед, содержащее три двоичных сумаматора. узел коррекции, узел управления коррекцией и узел задержки старшего разряда на один такт f5), Выходы первого сумматора соединены с первыми входами второго сумма% тора узла управления коррекцией, выхо-. ды которого соединены со входами узла коррекции. Первые, выходы узла коррекции соединены со вторыми входами

-3467 В второго сумматора, выхоцы которого через узел задержки соединены с первыми входами третьего сумматора, вторые вхоцы которого соэцинеееы со вторыми выходами узла коррекции.

Описанное устройство имеет сложную схему, особенно если в нем суммируются числа, записанные в системе счисления с основанием 2 (й-.-1}.

И

Целью изобретения является упрощение устройства.

Поставленная цель достигается тем, что в предложенное устре йство для суммирования чисел, записанных в системах счисления с основанием % =2 (t1 rl), содержащее первый и второй двоичные сумматоры, узел задержки, узел управления коррекцией, узел коррекции, выходы которого соединены с первой группой входов второго двоичного сумматора, вторая группа вхоцов которого подключена к выходу узла задержки, входы узла коррекции подключены к выходам узла управления коррекцией, входы которого подключены к выходам трех старших разрядов первого двоичного сумматора согласно изобретению содержит элемент неравнозначности, вхсдье" Которого подключены к выходам (й + 1)-го разряда перезого двоичного сумматора и узла коррекции, а выход - ко входу старшего разряда узла задержки, входы младших разрядов которого подключены к выходам соответ-ствующих разрядов первого двоичного сумматора, Введение элемента неравнозпа шости и новое соединение узлов устройства между собой позволяет упростить устройство и выполнять суммирование чисел, начиная со старших разрядов. При этом числа должны быть эаписанье в системе счисления с сснсвением %2 (и 1Е, с

ЕЕ цифрами (2" 1 2 -1, ..., 2 1), Перенос в соседний старший разряд при суммировании должен происходить всякий раз, когда сумма разрядных коэффициентов слагаемых окажется не мень еееой чем 2 ", или не Ьопьеееей чем, ll-4 (-2

Такие системы счисления поэволяеот производить суммирование чисел, начиная со старших разрядов, причем перенос не может распространиться более чем на один разряд вперед.

Проееллюстрируем зто на примере восьмеричной системы счисления с десятью пифе ами (1, — 4, ..., 3, 1), которые мы будем обозначать (5,4,3, S, 4), и условием, что переееос в стар<0

Е5

ЗО

55 ший разряд возникает, когда сумма разрядеее.ех коэффициентов не мевыеее 4 ипи не больше - 5, Пусть надо сложить два восьмерич» ных числа: а = 344, в = 334, которые в предлагаемой системе счисления имеют тот же вид.

При суммировании чисел а + в в обычной восьмеричной системе счисления в младшем разряде возникает перенос при суммировании цифр 4 + 4 10, который проходит сквозь все разряды, вплоть цо З-го, так как сумма разрядных коэффициентов во втором разряде равна 7, так что

ЕЕЕ 4=344 334=70О

При суммировании же чисел а + в в предлагаемой системе счисления, начиная со старших разрядов, мы получаем в 3-м разряде сумму разрядных коэффициентов о +b =4+3=7 3 Ъ которая, больше, поэтому возникает перейос в 4-й разряд, равный 1, а в л

:3- м разряде разрядный. коэффициент

Сз -1, Этот коэффициент меньше, чем й, поэтому если даже во 2-м разряде образуется перенос и 3»й разряд, он при

СУММИРОВаЕЕИИ С 3 ЕнЕ ВЯЗРЯДЕЕЫМ КОЗффЕЕ циентом не даст повторный перенос в 4-й разряд. Поэтому после сум лчрования

3-х разрядных коэффициентов сразу же оцредепяется истинное значение 4-го коэффициента. После суммирования q«1 разрядных коэффициентов становится известным истинное значение 1-го разрядного коэффициента суммы. Так что, при последовательном суммировании чисел, записанных в системе счисления, в которой удовлетворяются перечисленные условия, если-суммирование начинается со старших разрядов,,задержка в выдаче старшего раэряца составляет один такт.

HB чертеже прецставлена функциональ ная схема устройства, которое реализует описанный алгоритм суммирования двух восьмеричных чисел старшими разрядами вперед.

Устройство соде ржит не рвы и двоичный сумматор 1, элемент неравнозначности

2, узел задержки 3, состоящий из двух последовательно соединенных регистров, узел 4 управления коррекцией, узел коррекции 5, второй двоичный сумматор 6.

Первый сумматор 1 является в данНоМ случае пятиразряцным двоичным ком бинационным сумматором. Б общем спу5 чае, когда ц 2, это (и + 2) = разрядный сумма гор, Он предназначен, для полу чения двоично-кодированной суммы восьмеричных коэффициентов двух слагаемых.

Так как в описаннои ране восьмеричной системе счисления разрядные коэффициенты могут быть как положительными, так и отрицательными, то они кодируются дополнительными двоичными кодами.

Выходы трех старших разрядов: (tl + 2)-го, (Ф +1)-го и й-го сумматора 1 соединены со входами узла 4 управления коррекцией, выходы (и + 1)-го разряда соединены также с первыми входами схемы неравнозначности 2. Выходы остальных разрядов сумматора 1 соединены с соответствующими вхоцами узла задержки 3.

Узел 4 управления коррекцией является комбинационной схемой и служит для выработки двух управляюших сигналов для узла коррекции 5.

Первый из этих сигналов является управляющим сигналом коррекции, когда сумма разрядных коэффициентов в сумматоре 1 больше или равна 2" 1(в данном примере больше или равна 4), т. е. при возникновении положительного переноса. Логическая формула этого управляющего сигнала имеет вид

П = ц (a Vo ), (1) 73467Я б ции 1-го разрядного коэффициента по управляюшим cHt"папам коррекции. УзеJI коррекции 5 является комбинвциониой схемой, выполненной по логической формуле

К=(ООО)Л (n+ V n-) (3)

Д=(0001)лГ1 ч(4411)ЛП

Пифра 5 4 3 2 1 0 1 где П+ сигнал управления при положительном переносе;

0 — сигнал на выходах И-го дво 1 ичного разряда первого сумматора 1.

Второй управляющий сигнал Ii-образуется при возникновении отрицательного переноса в первом сумматоре 1, когда сумма разрядных коэффициентов ч,псла меньше или равна -2 -1. Логии ческая формула этого сигнала имеет вид

П Я / (о „Ча1 (2)

Выходы узла 4 управления коррекцией соединены с входом узла коррекции

5, Узел коррекции прецназначен для об разования переноса сигнала положитель ного переноса (код 0001) или отрицательного переноса (код 1111) в (+1)-й разряд по управляющим сигналам П или

П, а также для образования сигнала положительной или отрицательной коррек гце K — сигнал коррекции;

)QQQ - двоичный код, корректирующий

1--й разрядный коэффициент при положительном и отрицательном переносе; сигнал переноса в (j +1)-й разряд.

Первые выходы уз|а коррекции 5 соединены со входами элемента неравно20 значности 2, а вторые выходы - со входами второго сумматора 6.

Элемент неравнозначности 2 пред;--.аз начен для получения корректированного

25 значения j --r o разрядного коэффициента.

Он является комбинационной схемой, выходы которой соединены со входом стар:шего разряда узла задержки 3.

Узел задержки состоит из цвух (П+1)разряцных регистров с синхронизацией тактирующими сериями импульсов С, и Со, сдвинутыми на полтакта. Узел задержки 3 используется для задержки на оцин такт -го разрядного коэффициента суммы. Выходы узла задержки соединены со входами второго сумматора 6.

Второй сумматор является (C +1)-раз4p pHQHbIM комбинационным сумматором и предназначен для суммированич положительной или отрицательной единицы пере- . носа в (1+1) -й разряд суммы.

Устройство работает следующим об45 разом

Суммируемые числа и каждом такте работы устройства начиная со старших разрядов поступают одновременно свои-.ми 1 -ми разрядами на входы первого сумматора l синхронно с тактирую цей

:ерией импульсов

Разрядные коэффициенты слагаемых кодируются в данном примере следующими двоичными кодами. км 1011 j,.loD 1101 1110 llll îîîî oooI оо|о 0011 о со

7 7346

В первом сумматоре 1 разрядные коэффициенты суммируются по правилам суммирования двоичных чисел в дополнительных кодах.

В отличие от второго сумматора 6 первый сумматор 1 является (и +2)» разрядным, (и +2)-й двоичный разряд необходим, чтобы не возникло переполнение разрядной сетки при суммировании

i -х разрядов. I0

Во втором сумматоре 6 переполнение произойти не может, так как система счисления выбрана из условий отсутствия переполнения. Поэтому сумматор 6 (t3 +1)- пазоядный.

Двоичная сумма 1-х разрядных коэф фициентов слагаемых с выходов (й +1-)-го и (й +2)-го разрядов первого сумматора

1 поступает на входы узла 4 управления 20

KOppeKIIHeA.

В узле управления коррекцией происходит анализ суммы, полученной в первом сумматоре 1, по логическим формулам (1) и (2), и выдаются управляющие ,сигналы П и П на входы узла коррекции 5, где из них формируются сигналы переноса и коррекции.

При атом если сумма в первом сумма-З0

rope 1 окажется больше или равна 2", то из полученной суммы 1-х разрядных коэффициентов необходимо вычесть 2 или, что для дополнительных двоичных.кодов то же самое, прибавить 2 (двоичный код 100...0), а к (ч +1)-му разрядному коэффициенту надо прибавить "1 (код 00...01).

;40

Если же сумма i-х разрядных коэффициентов окажется меньше или равна (-2 -1), то к полученной сумме необ и ходимо прибавить 2, а иэ (1+1)-го разрядного коэффициента вычесть 1

45 (прибавить дополнительный код 1

111).

Корректирование суммы I х разрядных коэффициентов, полученной в первом сумматоре 3., производится .элементом

50 неравноэначности 2 при подаче сигналов из узла коррекции 5. Коррекция заключается в добавлении к полученной сумме числа 2 (код 10 ...О), если возникаt1 ют сигналы П или П, или нуля (код

t 55

00...О) - в противном случае, согласно формуле (3) „Добавление кода

10... О или 00... О Фактически заключается в изменении содержимого

78 8

{O + 1)-го разряда суммы по таблице ист иш ост и к а П4 K а„

6 О О

0 1 1

1 О 1

1 1 О где К вЂ” корректирующий сигнал с выхода узла коррекции 5; о„ 1 - скорректированный сигнал

{a +1)-го разряда.

Из таблицы истинности видно, что она описывает логическую функцию неравнозначности, которая реализуется элементом неравнозначности 2.

Скорректированная таким образом сумма 1-х разрядных коэффициентов по тактирующей серии импульсов Со>, которая подается через полтакта после серии Соо, записывается в первый регистр схемы задержки. (Величина такта выбирается такой, чтобы переходные процессы в комбинационных сумматорах

1, а также в элементе неравнозначности

2 и узлах 4 и 5 закончились меньше, чем эа полтакта). Еще через полтакта эта сумма по серии импульсов Со переписывается во второй регистр узла задержки 3. Таким образом осуществпяется задержка 3 -го разрядного коэффициента суммы на один такт. Задержка прризводится для того, чтобы в следующем такте прибавить или вы есть из

1 =-го разрядного коэффициента 1, если при суммировании (1-1)-х. разрядных коэффициентов в первом сумматоре

1 узел 4 управления коррекцией выдает управляющий сигнал П или П . Суммирование происходит В0 втором сумматоре 6, образуется истинное значение

1-го разрядного коэффициента суммы двух слагаемых.

Таким образом происходит последовательное суммирование всех разрядов слагаемых, начиная со старших разрядов.

Общая задержка информации в сумматоре - один такт.

Использование предложенного устройства для суммирования в множительном устройстве последовательно-параллельно арифметического - логического устройства позволяет увеличить быстродействие последнего примерно в 2 раза, так как суммирование частичных произведений двух М-разрядных чисел в данном устройстве происходит начиная со старших разрядов, что обеспечивает исполь9 7 зованив в дальнейших вычислениях старшего разряда произведения. В таком множительном устройстве требуется п+1 такт работы. В то жв время в последовательно-параллельном множитель » ном устройстве, суммирование в котором осуществляется, начиная с младших разрядов, для получения М старших разрядов произведения требуе1 ся, по крайней мере, 2N тактсв. Следовательно, иэобрв твние по;-иволяет увеличить быстродействие a ". 2РОЗО, 1Т\+ 1

Кроме тога, предложенное устройство содержит меньше оборудования, поскольку вместо сложного сумматора используется элемент неравнозначности.

Формула изобретения

Устройство для суммирования чисел, записанных в системе счисления г. пг. нованием Я, =2 (1 1): содержащее пер«„м вой и второй двоичные сумматоры, узел задержки, узел управлейия коррекцией, узел коррекции, выходы которого соединены с первой группой входов второго двоичного, сумматора, вторая группа входов которого подключена к выходу узла задержки, входы узла коррекции

34678 10 подключены к вы.одам узла управления коррекцией, входы которого подключены к выходам трех старших разрядов первого двоичного сумматора, о т л ичающееся тем,что,сцвлью упрощения устройства, оно содержит элемент неравнозначности, входы кото рого подключены к выходам (П+1)-го разряда первого двоичного сумматора

ic и узла коррекции, à выход — ко входу старшего разряда узла задержки, входы младших разрядов которого подключены к выходам соответствующих разрядов первого двоичного сумматора.

15 Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N9 457084, кл. G 06 F 7/385, 1972.

2. Авторское свидетельство СССР о N. 387364 кл Ь 06 t= 7/50 1971

3. Шигин А. Г, цифровые вычислительныв машины, M. "Энергия", 1971, с. 232-234.

4. Каган Б. М. и др. цифровые вычислительные машины и системы. M., Энергия". 1974, с. 356-361, 5. Авторское свидетельство по заявке

М 2427914/18-24, кл. G 06 F 7/385, 1976 r рототип).

Составитель В. Березкин

Редактор Т. Орловская Техред 11. Ковалева Корректор Ю. Макаренко

Заказ 2090152 Тираж 751 Подписное

1ШИИ11И Государственного комитета СССР по делам изобретений и открытий

1 13035, Москва, -35, Рауновская наб. ° д, 4/5

Филиал 1И И1 11атент", г. Ужгород, ул. Проектная, 4