Дискретный умножитель частоты

 

О С ЙЙС

ИЗОБРЕ КЕИИЯ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. саид-ву (22) Заявлено 08J.277 (21) 2552193,/18-24 с присоединением заявки Ио

G 06 F 7/52

Государственный комитет

СССР яо делам изобретений и открытий (23) Приоритет

Опубликовано 250580 Бюллетень И9 19

Дата опубликования описания 2505.80 (53) УДК б81. 325 (088. 8) (72) Авторы изобретения

Т.N. Алиев и А.Р. Салаев

Азербайджанский институт нефти и химии им. И, Азизбекова (71) Заявитель (54) ДИСКРЕТНЫЙ УМНО) ИТЕ,НЬ 1АСТОТЫ

Изобретение относится к автоматике и вычислительной технике, в частности к устройствам для умножения частоты следования импульсов периодических сигналов.

Из вест ен ди скретный умножитель частоты, содержащий формирователь импульсов, блок управления, делитель частоты, генератор опорной частоты, ключ, блок коррекции, выполненный на счетчике, одновибраторе и элементах

И, и блок умножения, выполненный на счетчиках, регистре памяти и элементах И и ИЛИ (1) .

Недостаток устройства — пони ° 15 женная точность умножения частоты следования импульсов.

Наиболее близким к предлагаемому является дискретный умножитель частоты, содержащий коммутатор, сиг- 20 нальный вход которого соединен с шиной опорной частоты, первый управляющий вход подключен через первый формирователь импульсов к входу умножителей частоты, а первый выход 25 соединен с входом блока управления, подключенного первым: выходом ко входам обнуления лвух регистров памяти, вторым выхолом — к первым входам элементов и первой и второй группы, 30 а третьим выходом — к установочным входам первого счетчика и делителя частоты и второму управляющему входу коммутатора „соедин ен но го вторым выходом со счетным входом делителя частоты, кодовый выход которого подключен ко второму входу элементов И пер вой группы, соединенных выходом с информационным входом первого регистра памяти, подключенного выходами разрядов к соответствующим управляющим входам цифроуправляемой линии з адержки, а кодовый выход пер- . вого счетчика, соединенного счетным входом с выходом переполнения делителя частоты, подключен ко второму входу элементов И второй группы, соединенной выходом с информационным входом второго регистра памяти, выход которого подключен к первому входу элементов И третьей группы, соединенных вторым входом через второй формирователь импульсов с выходом второго счетчика, подключенного кодовым входом к выходу элементов И тр тьей группы, причем сигнальный вход цифроуправляемой линии задержки, соединенной выходом с выходом устройства, подключен к выходу второ ro формирователя импульсов, а счетный вход

736099 второго счетчика соединен с шиной

Опорной частоты. Цифроуправляемая линия задержки н прототипе выполнена на и (где n — число разрядон управляющего кода) параллельно соедине:— ных цепях, каждая из которых.содержит элемент И и элемент задержки.

Выходы цепей соединены с входами выходного элемента ИЛИ, а управляющие входы элементов И подключены к выходам дешифратора. Коммутатор выполнен на триггере и двух элемен— тах И (2) .

НедО статок устройства — пониженная точность умножения частоты следования импульсов периодических си гн ало в н а по стоян н ый коэ ффици ен т .

Цель изобретения — повышение точности умножения.

С этой целью н дискретный умножитель частоты, содержащий коммутатор, сигнальный вход которого соединен с шиной опорной частоты, первый управляющий вход подключен через первый формирователь импульсов Ко входу умножаемой частоты, а первый выход соединен с входом блока управления,.подключенного первым выходом ко входам обнуления двух регистров памяти, вторым выходом — к пЕрвым входам элементов И, первой и второй групп, а третьим выходом—

: K установочным входам первого счетчика и делителя частоты и второму управляющему входу коммутатора, соединенного вторым выходом со счетным входом .делителя частоты, кодовый выход которого подключен ко второму входу элементов И первой группы, соединенных выходом с информационным входом первого регистра памяти, подключенного выходами разрядов к соответствующим управляющим входам цифроуправляемой линии задержки, а кодовый выход первого счетчика, соединенного счетным входом с выходом переполнения делителя частоты, подключен ко второму входу элементов И второй группы, соединенной выходом с информационным входом второго регистра памяти, выход которого подключен к первому входу элементов И трет ьей группы, соединенных вторым входом через второй формирователь импульсов с выходом второго счетчика, подключенного кодовым входом к выходу элементов И третьей группы, дополнительно введены коммутатор, элемент задержки, элемент ИЛИ и выходной формиро ватель, подключенный входом к первому входу элемента ИЛИ,первому управляющему входу дополнительного коммутатора и выходу цифроуправляемой линии задержки, соединенной сигнальным входом с первым выходом дополнительного коммутатора, второй выход которого подключен к счетноМу входу второго счетчика и второму входу элемента ИЛИ, соединенного третьим входом с шиной запуска и подключенного выходом через элемент задержки к си гн альному входу дополнительного коммутатора, нторой управляющий вход которого соединен с ныходом нторого формирователя импульсов.

Кроме то го, ци фро управляемая линия задержки содержит и элементон задержки, и элементов ИЛИ и две группы по и элементов И (где г число разрядов управляющего кода) „ тричем выход каждого i-го элемента

ИЛИ (1

1э входом через i-ый элемент задержки к выходу i-ro элемента И второй группа, соединен с первыми входами (i+1) -х элементов И первой и второй группы, подключенных вторыми входаgQ ми к управляющим входам цифроуправляемой линии задержки„причем первые входы первого и второго элементов И обеих групп соединены с сигнальным входом цифроуправляемой линии задержки, а выход и — го элемента ИЛИ подключен к выходу цифроупранляемой линии з адерж ки .

На чертеже изображена блок-схема дискретного умножителя частоты.

Устройство содержит делитель 1 частоты, коэффициент деления которого равен коэффициенту умножения

К устройства, первый счетчик 2, первый 3 и второй 4 формирователи импульсов, выходной формирователь 5, второй счетчик 6, первый 7 и второй

8 регистры памяти, первую 9, вторую

10 и третью 11 группы элементов И, блок 12 управления, цифроупранляемую линию 13 задержки, основной 14 и до40 полнительный 15 коммутатор, элемент 16 ИЛИ, элемент 17 задержки, Цифроуправляемая линия 13 задержки содержит элементы 18 ИЛИ,элементы

19 задержки, элемен= û 20 И первой группы и элементы 21 И второй группы.

Устройство работает следующим образом.

Каждый входной импульс умножаемой частоты т1, через первый формирователь 3 поступает на первый управляющий вход коммутатора 14 и переключает его н такое состояние, при котором импульсы опорной частоты

Коп, поступающие на сигнальный вход коммутатора, проходят только через его первый выход на вход блока 12 управления. Эа время поступления в блок 12 импульсов f вл в этом блоке вырабатываются последовательно три сигнала, первый из которых обнуляет регистры 7 и 8, второй сигнал, снимаемый со второго выхода блока

12, поступает на первые входы групп элементов И 9 и 10, осуществляя перенос прямого кода из делителя 1 частоты в ре гистр 7 памяти и персно с

73609 =.: обратного кода иэ счетчика 2 в регистр 8 памяти. Третий сигнал, снимаемый с третьего выхода блока 12 устанавливает в счетчике 2 все разрящя (кроме младшего) в единичное состояние и записывает в делитель

1 частоты число, равное количеству импульсов частоты fon,прошедших на вход блока 12. Одновременно третьим сигналом коммутатор 14 по второму управляющему входу устанавливается в такое состояние, при котором импульсы частоты fon проходят только через его второй выход на вход делителя 1 частоты.

Импульсы с выхода делителя 1, частота следования которых равна f „ /К, поступают на счетный вход счетчика 2. За один период Т следования умножаемой частоты на вход счетчика 2 поступает число импульсов, равное т„- mX

) К 1

on где m — число импульсов частоты

fon оставшихся в делителе

1 к концу периода Т (m

Ton — период следования импульсов частоты.

Однако из-за установки в счетчике 2 предварительного кода в нем фиксируется число, равное N = 2.

Это число после поступления очередного импульса частоты f g си гн алом со второго выхода блока 12 переносится в обратном коде в регистр 8 (т.е. в регистре памяти 8 устанавливается дополнительный код числа

N< — 1) . Одновременно этим же сигналом с блока 12 из делителя 1 частоты остаток от делителя m переносится в регистр 7 памяти.

Процесс умножения начинается с момента подачи импульса пуск по шине запуска устройства. Этот импульс (соот нет ст вующие связи на блоксхеме не. показаны) отпирает группу элементов 11 И, в результате чего дополнительный код числа N -1 считывается из регистра 8 в счетчик 6.

Этот же импульс пуск через элемент 16 ИЛИ поступает на вход элемента 17 задержки, имеющего время. задержки, равное Топ. На выходе эЛемента 17 возникает последовательность импульсов с частотой следования (эти импульсы поступают со второго выхода дополнительного коммутатора

15 на счетный вход счетчика б и второй вход элемента 16 ИЛИ) . При поступленИи N<-1 импульсов на выходе счетчика 6 появится сигнал переполнения, который через формирователь

4 поступает на второй вход группы элементов 11 И, осуществляя повторную перепись дополнительного кода из регистра 8 в счетчик 6. Этот же сигнал с выхода формирователя 4 поступает на второй управляющий вход коммутатора 15, пере ключая е го в такое положение, при котором импульсы, поступающие с выхода элемента 17 задержки на сигнальный вход этого коммутатора, проходят только на его пер вый выход, т.е. появившийся на выходе элемента задержки N -ый

Х импульс пройдет с первого выхода коммутатора 15 на сигнальный вход цифроуправляемой линии, 13 задержки.

В зависимости от состояния разрядов регистра 7 памяти (прямые и инверсные выходы которых соединены с управляющими входами линии 13 задержки) N<-ый импульс будет поступать последовательно на входы эле15 ментов 16 ИЛИ либо через соответст вующие элементы 20 И, либо через соот вет ст вующие элементы 21 И и элементы 19 задержки.

Время задержки t в линии 13 определяется соотношением

l1 = 2 р. ., =о где „ — разрядная цифра управляющего кода, принимающая зна25 ечие и иP или !1 в

У время з адержки, соот ветствующее весу разряда.

Минимальная величина задержки элементов 19 выбирается равной топ/K и соответствует единичному состояЗО нию младшего разряда регистра 7 (далее, К и т.д) .

27од 4Топ

Таким образом, если остаточное число в делителе 1 равно m то Нх-ый

35 импульс на выходе линии 13 относительно ее сигнального входа появится ь акоп с задержкой " Этот импульс переК ключает по первому управляющему входу коммутатор 15 в исходное состояние (при котором импульсы проходят только на второй выход этого коммутатора) и проходит через элемент 16 ИЛИ на вход элемента 17 задержки, дальнейшая работа устройства происходит аналогично or.èсанному выше.

Период повторения импульсов на выходе выходного формирователя 5 ðàвен

1-,(-(. (п (А-rn ГОп Т рд Ту, Bb)< w on g оп К 4, или выл, Предлагаемое устройство позволяет повысить точность умножения эа счет уменьшения погрешности от неравномерности следования импульсов выходной последовательности до возможного для дискретных умножителей предела.

Эта погрешность равна + при уск

60 ловии, что погрешность заполнения делителя 1 составляет + один импульс опорной частоты.

Формула изобретения

1. Дискретный умножитель частоты, 65 содержащий коммутатор, сигнальный

736099 каз 2266/б дписное вход которого соединен с шиной опор-! ной частоты, первый управляющий вход подключен через пер вый формирователь импульсов ко входу умножаемой частоты, а первый выход соединен с входом блока управления, подключенного первым выходом ко входам обнуления двух регистров памяти, вторым выходом— к первым входам элементов И первой и второй групп, а третьим выходом— к установочным входам первого счетчика и делителя частоты и второму управляющему входу коммутатора,соединенного вторым выходом со счетным входом делителя частоты, кодовый выход которого подключен ко второму входу элементов И первой группы, соединенных выходом с информационным входом первого регистра памяти, подключенного выходами разрядов I< соответствующкм управляющим входам циф— роуправляемой линии задержки, а кодовый выход первого счетчика, сое— диненного счетным входом с выходом переполнения делителя частоты, подключен ко второму входу элементсв И второй группы, соединен ной выходом с информационным входом второго регистра памяти, выхо,д которого псдключен к первому входу элементов И трет ьей группы, соединен ных втор ым входом через второй формирователь импульсов с выходом второго счетчика, подключенного кодовым входом к выходу элементов И третьей группы,, о тли чающий с ятем,что,с целью повышения точности умножения, в него дополнительно введены коммутатор, элемент задержки, элемент ИЛИ и выходной формирователь, подклкченный входом к первому входу элемента

ИЛИ, первому. управляющему вхоцу дополнительного коммутатора и выхсду цифроуправляемой линии задержки, сое-! ., диненной скгнальным входом с первым выходом дополнительного коммутатора, второй выход которого подключен к счетному входу второго счетчика и второму входу элемента ИЛИ, соединенного третьим входом с шиной запуска и подключенного выходом через элемент задержки к си гнальному входу дополнительного коммутатора, второй управляющий вход которого соединен с выходом второго формирователя импульсов °

2. Умножитель по п.1, о т л ич а ю шийся тем, что цифроуправляемая линия задержки содержит и элементов задержки, и элементов ИЛИ и две группы по л элементов И (где

n — число разрядов управляющего кода, причем выход каждого i-ro элемента ИЛИ (1

И ст оч ни ки и н фор маци и, принятые во внимание при экспертизе

1. Авторское свидетельст во СССР

Р 576658, кл „Н 03 K 5/01, 1976.

2. Авторское свидетельст во СССР

Р 544112, кл. Н 03 К 5/01, 1975

40 (прототип), Филиал ППП Патент, г. ужгород, ул. Проектная, 4