Процессор для сопряжения цвм с каналами передачи данных

 

Союз Советских

Социалистических

Республик

<1>744541 (61 ) Дополнительное к ввт. свид-ву (22) Заявлено 130278 {21) 2579689/18-24 с присоединением заявки ¹ (23) Приоритет

С 06 Р 3/04

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 3006.80.Бюллетень № 24 (53 УДК 681. 14

{088. 8) Дата опубликования описания 300680 (?2) Авторы изобретения

Л.И.Сулин, В.И.Антюхов, С.Л.Алексеева и М.Е.Ипатов

1 (71) Заявитель

{ 5 4 ) IIPOHECCOP ДЛЯ СОПРЯЖЕНИЯ ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ

МАШИНЫ С КАНАЛАМИ ПЕРЕДАЧИ ДАННЫХ.

Изобретение относится к вычислительной технике и предназначено для ввода в ЦВМ инФормации, принимаемой по каналам передачи данных.

Известно специализированное устройство, выполняющее Функции приема, анализа и выдачи в универсальную ЦВМ информации, принимаемой в виде дво- . ичных кодов по каналам передачи дай- 1О ных. Это устройство, разработанное для сопряжения ЦВМ Минск-32 c каналами передачи данных, позволяет вести обмен инФормацией с 32 абонентами по телеграфным и телефонным линиям связи. Оно содержит 32 линейных блока, предназначенных для побитной регистрации информации и побитной выдачи ее в каналы, а также гоупповое оборудование, включающее блоки 2Q управления, сканирование линий, групповое ооорудование Формирования и анализа знаков, оперативную память накопления знаков и блок выдачи данных в ЦВМ (1) . 25

Однако устройство Минск-1560 . имеет громоздкое индивидуальное оборудование каналов, выполненноЕ. с применением электромеханических реле, и низкую производительность, что З{) связано с последовательным характером обслуживания каналов передачи данных.

Наиболее близким по технической сущности к предлагаемому является мультиплексор, содержащий линейное оборудование 125 каналов и мультиплексор, осуществляющий сканирование линейных блоков, формирование знаков и их анализ с целью выделения служебных кодов, а также управление обмена с мультиплексным каналом ЦВМ.

Хранение накапливаемых знаков и всей управляющей информации каналов осуществляется в блоке оперативной памяти, где за каждым входящим каналом закреплен буфер на 2 знака. .Для выполнения всех функций, связанных с обслуживанием каналов, в схему введен специальный операционный блок, в котором осуществляется формирование и анализ принимаемых знаков при последовательном опросе каналов (2).

Недостаток устройства эаключаетcR в низкой производительности и сложности оборудования, связанных с наличием в нем группового опера-. ционного устройства, обслуживающего каналы путем их сканирования, 744541

Цель изобретения — сокращение объЕма оборудования и повышение быстродействия устройства, Поставленная цель достигается тем, что в процессор для сопряжения цифровой вычислительной машины с каналами передачи данных, содержащий блок приема данных, блок управления, блок выдачи данных, счетчик разрядов, дешифратор шифратор, регистр, групПу элементов ИЛИ, первую группу комму таторов, вторую группу коммутаторов, причем входы блока приема данных явля ются входами устройства, входы блока выдачи данных соединены с первой груп пой выходов коммутаторов первой группы, первая гоуппа выходов блока выдачи данных подключена к первой группе входов коммутаторов второй группы, вторая группа выходов блока выдачи данных соединена со входами шифратора, выходы которого являются первой группой выходов процессора, а управляющий вход блока выдачи данных подключен к первому выходу блока управления, второй выход которого подключен ко входу счетчика, выходы которого соединены со входами дешифратора, выходы которого подключены к первым входам элементов ИЛИ группы, вторые входы которых подключены к третьему выходу блока управления, выходы регистра являются второй группой выходов процессора, введены первый и второй блоки ассоциативной памяти, четыре группы элементов И, группа триггеров совпадения, группа триггеров коммутации, третья группа коммутаторов, при этом первая группа выходов блока приема данных соединена с первыми входами соответствующих элементов И первой группы, вторые входы которых подключены к выходам первого блока ассоциативной памяти, первая группа входов которого соединена с выходамй счетчика, вторая группа выходов блока приема данных подключена к первым входам соответствующих элементов И второй груп- пы, выходы которых объединены с соответствующими выходами третьей группы выходов блока приема данных и подключены к первым входам коммутаторов третьей группы, выходы которых со-, единены с первой группой входов второго блока ассоциативной памяти, rtepвая группа выходов которого подключена к первым входам соответствующих коммутаторов первой группы, вторые входы которых объединены; с вторыми входами соответствующих коммутаторов второй и третьей групп и подключены к выходам соответствующих триггеров коммутации группы, входы которых соединены с выходами элементов И третьей группы, первые входы которых соединены с выходами дешифратора, вторые входы элементов И соедине нй с четвертым выходом блока управления, а третьи выходы элементов

И третьей группы объединены с первыми входами элементов И четвертой группы, вторыми входами элементов И второй группы и подключены к выходам соответствующих триггеров совпадения группы, первые входы которых соединены с выходами элементов И первой группы, а вторые входы триггеров совпадения группы подключены к пятому выходу блока управления, шестой выход которого соединен со вторыми входами элементов И четвертой группы, выходы которых подключены ко второй группе входов первого блока ассоциативной памяти, группа входов регист15 ра соединена со второй группой выходов второго блока ассоциативной памяти, вторая группа входов которого соединена с выходами элементов ИЛИ группы, а третья группа входов второго

2О блока ассоциативной памяти подключена к выходам коммутаторов второй группы.

На чертеже изображена структурная схема процессора.

Устройство содержит блок 1 поразрядного приема данных (БПП) от N каналов с ячейками 11 1, ..., 1я (по одной ячейке на каждый канал); первый блок 2 ассоциативной памяти (БСР) с ячейками 2, 2, ..., 2>, по Ход „ разрядов в каждой; второй блок 3 ассоциативной памяти(БНА) с ячейками

31(), 31(2 .. ° ЗFl(i) 3ц<2) (по две и-разрядных ячейки на канал) и блок 4 выдачи данных (БОВ) с ячейками 41, 4, ... 4 . ,Каждая ячейка БОВ 4 соединена с коммутатором 5 первой группы и коммутатором б второй группы (на чертеже дано изображение для одного канала). Первый блок 2 ассоциативной .

Щ памяти шинами 71, 7, ..., 7 опроса-записи подключен к выходам счетчика 8 разрядов, а шина 9 совпадения каждой ячейки подсоединена через элемент 10 И первой группы к установочному входу триггера 11 индикатора совпадения группы. Ча второй вход элемента 10 И подключен выход

12 синхронизации соответствующего канала БПП.

Второй блок 3 ассоциативной памяти шинами, 13, 13 ... 13 опросазаписи через элементы 141, 14 ...14„

ИЛИ группы подключен к выходам дешифратора 15 номера разрядов. Вторые входы элементов 14(... 14„ ИЛИ об1-еди55 иены шиной 16 анализа знаков„ подключенной к блоку 17 управления.

Шины 18 разрешения записи каждой пары ячеек БНА 3 подключены к соответствующим информационным выходам бО 19 БПП через коммутаторы 20 третьей группы. Шины 21 совпадения каждой пары ячеек подключены к коммутатору

5 первой группы, а шины 22 разрешения чтения — к коммутатору б вто55 рой группы.

744541

Счетные входы триггеров 23 коммутации ячеек БИЛ через элементы 24 И третьей группы подключены к и-му выходу дешифратора 15 номера разрядов.

Кроме того, блок HHA 3 шинами 25, 25 ... 25(т соединен с выходным ре: гистром 2б, а блок БОВ 4 — шинами

27, 27 ... 27I, с шифратором 28 номера читаемого знака.

Входы дешифратора 15 номера разрядов шиной 29 соединены с выходами счетчика 8 разрядов первого блока 2 ассоциативной памяти.

Устройство работает следующим образом.

Блок 1 поразрядного приема данных фиксирует сигналы поразрядной синхро- 15 низации и информационных сигналов

I принимаемых разрядов по каждому каналу и хранит эти сигналы до их опроса в течение времени Т „р =Т „етй —, где оп Р счет- в

 — скорость модуляции в канале. 2О

На ассоциативную память (АП) возлагаются подсчет разрядов принимаемых знаков по каждому каналу, формирование знаков из принимаемых разрядов и их хранение до выдачи в U3M, 25 анализ принятых знаков с целью выделения служебных кодов и отфильтровывания тех знаков, которые не передаются в ЦВИ (например, комбинации покоя или синхрокомбинации) . 30

Первый блок 2 ассоциативной памяти осуществляет подсчет разрядов принимаемых знаков, для чего шины . опроса-записи этого блока подключены к счетчику 8 разрядов, работающему З5 по модулю с тактовой частотой Га Вп, Шина 9 совпадения каждой ячейки

2т, 2 ... 2 подключены к триггеру

11 совпадения через элемент 10 И на ее второй вход подается синхросигнал, ®О сопровождающий каждый бит принимаемой информации„

Единичное состояние триггера 11 разрешает запись (по шине разрешения . записи) очередного состояния счет- 45 чика 8 разрядов в соответствующую ячейку 2, 2 ... 2н блока 2, чем и достигается решение первой задачи параллельно по всем каналам устройства за время одного цикла счетчика 5О (Тсчет В

Накопление знаков и их анализ реализуются вторым .блоком 3 ассоциативной памяти, в котором за каждым из N каналов закрепляется по две ячейки разрядности и . В одной иэ этих ячеек знак формируется, а во второй хранится,. до выдачи в IIBY.

Запись принимаемых битов в некоторый разряд второго блока 3 ассоциативной памяти разрешается в том случае, если триггер 11 индикатора совпадения И, первого блока 2 ассоциативной памяти при опросе ячейки счетчика разрядов этого блока установлен в-. единицу 4 Запись всех одноименных разрядов по всем каналам производится одновременно.

Коммутация каждой пары ячеек одного канала второго блока 3 ассоциативной памяти осуществляется с помощью триггера 23, переключаемого по счетному входу сигналом с п-го выхода дешифратора 15 номера разрядов, если очередной знак по данному каналу полностью принят.

Третья задача-анализ принятых знаков выполняется путем опроса этих знаков кодом служебных комбинаций, подаваемым на шины 13<, 13 ... 13, опроса-записи через элементы 14(, 14 ... 14„ИЛИ, на вторые входы которых подключены выходы дешифратора 1,5 номера разрядов.

При совпадении кодой, принятых в ячейки памяти с кодом опроса, на выходах этих ячеек возникают сигналы совпадения, которые инвертируются и поступают на входы БОВ 4 через комму,таторы 5, управляемые триггерами 23. БОВ 4 сигналы готовности знака фик сируются и знаки ставятся в очередь на выдачу в ЦВМ.

БОВ 4 содержит триггеры запоминания сигналов готовности знаков и логические элементы очередности их выдачи в ЦВИ, Удовлетворяющие запросы на выдачу знаков, в соответствии с номерами каналов.

Шифратор 28 номера читаемого знака подключен k выходам БОВ 4 для формирования номера знака, поступившего в данный момент в выходной регистр 2б для выдачи в UBN.

Блок 17 управления формирует сигналы управления всеми блоками процессора.

Таким образом, работа процессора осуществляется в следующей последовательности: опрос БСР кодом номера разряда (счетчик 8); запись очередного разряда знака в БИА, запись состояния счетчика 8 разрядов в БС?; переключение триггеров 23, опрос БЧА служебным кодом, добавление единицы в счетчик 8; чтение очередного знака из BEIA; гашение триггера 11 индикатора совпадения.-Указанный цикл повторяется регулярно с периодом T = < < ВВп п, при этом осуществляется прием и анализ знаков по всем обслуживаемым каналам одновременно и последовательная выдача их параллельным кодом в ЦВИ.

Предлагаемое устройство выигрывает в производительности и объеме оборудования. Отдельное операционное устройство в процессоре отсутствует. Управление предлагаемым устройством проще, чем связано с регулярностью и малым числом сигналов цикла управления. Производительность процессора характеризуется предельной скоростью передачи данных по каналам и

744541 максимально допустимым " служиваемых каналов. числом об-

Формула изобретения

Процессор для сопряжения цифровой

5 вычислительной машины с каналами передачи данных, содержащий блок приема данных, блок управления, блок выдачи данных, счетчик разрядов, дешифратор, шифратор, регистр, группу элементов ИЛИ, первую группу ком " таторов, вторую группу коммутаторов, причем входы блока приема данных являются входами устройства, входы блока выдачи данных соединены с первой груп- 15 пой выходов коммутаторов первой группы, первая группа выходов блОка вы"""дачи данных подключена к первой группе входов коммутаторов второй групттй, вторая группа выходов блока выдачи данных соединены со входами шифратора, выходы которого являются первой группой выходов процессора, а управляющий вход блока выдачи данных подключен-к первому выходу блока управления, второй выход которого подключен ко входу счетчика, выходы

" ко1орого соединены со входами дешифратора, выходы которбго йодключены к первым входам элементов ИЛИ группы, вторые входы которых подключены к третьему выходу блока управления, выходы регистра являются второй группой выходов процессора, о т л и— ч а ю шийся тем, что, с целью сокращения объема оборудования и по- З5 вншения быстродействия, в него введены первый и второй блоки ассоциатив ной памяти, четыре группы .элементов

И, группа триггеров совпадений; груп" йа триггеров коммутации, третья груп- ф) йа коммутаторов, при этом первая группа выходов блок- приема данных соеди- нена с первыми входами соответствующих элементов И первой группы, вторй входы которых подключены к выходам первого блока ассоциативной памяти, первая группа входов которого ссйздинена с выходами счетчика, вто"рая rpynna выходов блока приема данных подключена к первым входам состветс уюших элементов И второй группы, выходы которых объединены с соответствующими выходами третьей группы выходов блока приема данных и подключены к первым входам коммутаторов третьей группы, выходы которых соединены с первой группой входов второго блока ассоциативной памяти, первая .группа выходов которого подключена к первым входам соответствующих.коммутаторов первой группы, вторые входы которых объединены с вторыми входами соответствующих коммутаторов второй и третьей групп и подключены к выходам соответствующих. триггеров коммутации группы, входы которых соединены с выходами элементов И третьей группы, первые входы которых соединены с выходами дешифратора, вторые входы элементов И соединены четвертым выходом блока управления, а третьи выходы элементов И третьей группы объединены с первыми вхоцами элементов И четвертой группы, вторыми входами элементов И второй группы и подключены к выходам соответствую-щих триггеров совпадения группы, первые входы которых соединены с выходами элементов И первой группы, а вторые входы триггеров совпадения группы подключены к пятому входу блока управления, шестой выиЬд которого соединен со вторыми входами элементов И четвертой группы, выходы которых подключены ко второй группе входов первого блока ассоциативной памяти, группа входов регистра соединена со второй группой выходов второго блока ассоциативной памяти, вторая группа входов которого соединена с выходами элементов ИЛИ группы, а третья группа входов второго блока ассоциативной памяти подключена к выходам коммутаторов второй группы.

Источники информации, принятые во внимание при экспертизе

1, Четвериков B. И. Преобразование и перецача информации в АСЧ. Y., Высшая школа, 1974.

2. усольцев А. Г.и Кислин Б. П.

Сопряжение дискретных каналов связи с ЭВМ. М., Связь, 1973 (прототип) .

Составитель A. Баранов

Редактор В. Романенко Техред И, Лсталош Корректор В Синицкая

Заказ 3792/11 Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и откритий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г.ужгород, ул.Проектная,4