Оперативное запоминающее устройство с автономным контролем

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскнх

Соцнапнстнческнх

Республмк

<»>744738 (6l ) Дополнительное к авт. свид-ву— (22) Заявлено 03.04.78 (21) 2600719/18-24 (5l) M. Кл.а

О ll С 29/00 с присоединением заявки №.—

Гасударственный кемитет

СССР (23) Приоритет—

Опубликовано 30.06.80, Бюллетень № 24 (53) УДК 681.327. .6 (088.8) во делам нзабретеннй и отнрмтнй

Дата опубликования описания 05.07,80 (72) Автор изобретения

В. Н. Горшков (71) Заявитель (54) ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

С АВТОНОМНЫМ КОНТРОЛЕМ

Изобретение относится к запоминающим устройствам, Известно устройство, содержащее узлы для определения факта обращения к ячейкам памяти, которые являются дефектными.

При этом обращение переадресовывается к резервным ячейкам, имеющимся в главной памяти 11) .

В устройстве имеется ассоциативная па- мять, которая содержит секцию аргумента для хранения адресов дефектных ячеек главной памяти н секцию функции для хранения адреса замещения для каждой дефектной ячейки. Когда ассоциативная память определяет, что адресуемая ячейка главной памяти является той ячейкой, адрес которой хранится в секции аргумента ассоциативной памяти, то на основании адреса секции функция обращения переадресовывается к ячейке замещения, соответствующей данной дефектной ячейке, Этим достигается пропуск дефектных ячеек памяти. При любых отка-. зах ячейки главной памяти неисправная ячейка заменяется на исправную, что ведет к завьппенным затратам на резервное оборудованиее.

Наиболее близким техническим решением к предлагаемому изобретению является оперативное запоминающее устройство с автономным контролем, содержащее адресный блок памяти, соединенный с первым ассоциативным блоком памяти, второй ассоциативный блок памяти, одни из входов которого соединены с первым входом адресного блока памяти, блок управления, выходы которого подключены к управляющим входам ассоциативных блоков памяти f2)

Недостатком этого устройства является то, что при отказах в двух н более разрядах ячейки адресного блока памяти полное слово необходимо запоминать в первом ассоциативном блоке. Это приводит к увеличе- нию объема первого ассоциативного блока и, следовательно, к усложнению устройства и снижению его информационной емкости.

Цель изобретения — увеличение информационной емкости устройства.

Поставленная цель достигается тем, что

2В устройство содержит коммутаторы н дешифpamp, причем. входы первого .коммутатора подключены соответственно к первому вы. ходу дешифратора и к выходу адресного блока памяти, а выходи — к другим входам.

744738 второго ассоциативного блока памяти, выходы которого соединены со входом дешифратора н одним из входов второго коммутатора, другой вход которого подключен ко второму выходу дешифратора, а выход— ко второму входу адресного блока памяти.

На чертеже привелена блок- хема устройства.

Устройство содержит первый ассоциативный блок I памяти, который состоит из функциональной части 2 для памяти и аргументную часть 3 для запоминания адреса отказавшей ячейки памяти. Блок 1 имеет выход 4. Устройство также содержит адресный блок 5 памяти, состоящий из адресного блока 6, накопителя 7, регистра 8 слова и усилителей 9 записи — считывания,

Одни из входов блока 14 соединены с пер» вым входом блока 5. Входы коммутатора

11 подключены соответственно к первому выходу лешнфратора 13 и к выходу блока 5, 31 а выходы — к другим входам блока 14, выхолы которого соединены со входом дешифратора 13 и одним иэ входов коммутатора !2, другой вход которого подключен ко второму выходу дешифратора 13, а выход — ко второму входу блока 5.

3S

Устройство работает следущим образом, В пазах между внешними обращениями блок 10 управления производит контроль исправности ячеек памяти блока 5. При обнаружении неисправности в какой-либо ячейке блок 10 управления определяет кратность ошибки.

Если кратность ошибки меньше или равна m, где m определяют из неравенства

n>(l + logan) < и (и — количество разрядов слова, записываемого в адресный блок 5), то блок 10 управления дополнительно определяет номера отказавших разрядов ячейки блока 5. При этом адрес неисправной ячейки фиксируется в аргументной части 17, а номера отказавших разрядов в приэнаковой части 16 ассоциативного блока 14.

Если кратность ошибки больше m, то адрес неисправной ячейки записывают в аргументную часть 3 ассоциативного блока 1.

При общении к оперативному запоминаю-33 щему устройству яо адресу, установленному на входе 17, происходит одновременное обращение как к блоку 5, так и к ассоциативным блокам 1 н 14.

При выполнении операции записи данные со входа 18 заносят в регистр 8 слова и через усилители 9 считывания — записывают в накопитель 7 по адресу, зафиксированному в блоке 6. Если при ассоциативном .поиске. в блоке 1 обнаружен адрес обращения, данные с регистра 8 записывают в функциональную часть 2 блока !.

Если этот адрес обнаружен при ассоциативном поиске в блоке 14, то содержимое приэнаковой части 16 соответствующей ячейки блока 14 поступает на дешифратор 13, выходwe сигналы которого подаются на один из входов коммутатора !1. Одновременно на другой вход коммутатора 11 с регистра слова 8 поступает записываемое слово. Разряды слова, соответствующие отказавшим разрядам ячейки блока 5, через коммутатор 11 записывают в функциальную часть

15 блока 14.

Г!ри выполнении операции чтения из оперативного запоминающего устройства происходит выборка содержимого блока ? на регистр 8. Одновременно происходит ассоциативный поиск в. блоках 1 и 14. Если в блоках 1 и 14 такого адреса нет, значение слова на регистре 8 является истинным и выдается на выход 19. Если в блоке есть такой адрес, то содержимое ячейки блока, связанной с этим адресом, выдается на регистр 8 и далее на выход 19. Если такой адрес есть в блоке 14, то содержимое признаковой части 16 соответствующей ячейки блока 14 поступает на дешифратор 13, выходные сигналы которого подаются на вход коммутатора 12. Разряды слова, соответствующие отказавшим разрядам ячейки блока 5, через коммутатор 12 из функциональной части 15 блока 14 записывают в регистр слова 8. Правильное значение слова выдается на выход 19.

Предлагаемое устройство по сравнению с известным позволяет при отказах l разрядов (I <гп) ячейки адресного блока вместо п-разрядной ячейки ассоциативного блока испольэовать l(l + log h) разрядную ячейку ассоциативного блока. Это уменьшает объем ассоциативного блока.

Формула изобретения

Оперативное запоминающее устройство с автономным контролем, содержащее адресный блок памяти, соединенный r, первым ассоциативным блоком памяти, второй ассоциативный блок памяти, один из входов которого соединен с первым входом адресного блока памяти, блок управления, выходы которого подключены к управляющим входам ассоциативных блоков памяти, отличаю и ееся тем, что, с целью увеличения информационной емкости устройства, оно содержит коммутаторы и дешифратор, причем входы первого коммутатора подключены соответственно к первому выходу лешифра744738

ЦНИИПИ Заказ 3824/18 Тираж 662 Подписное

Филиал ППП <Патент>, г, Ужгород, ул. Проектная, 4

5 тора и к выходу адресного блока памяти, а выходы — к другим входам второго ассоциативного блока памяти, выходы которого соединены со входом дешифратора и одним из входов второго коммутатора, другой вход которого подключен ко второму выходу дешифратора, а выход — ко второму входу адресного блока памяти.

Источники информации, принятые во внимание при экспертизе

1. Патент США Иа 3633I75, кл. б 06 Г I I 00, l972.

2. Авторское свидетельство СССР

Хо 529490, кл. G. I I С 29/00, I 976 (прототип),