Устройство для вычисления функций

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик.

<щ7484 1 8 (61) Дополнительное к авт. саид-ву

{22) Заявлено 100578 (21) 2615006/18-24 (51)М. Кл. с присоединением заявки ¹

G 06 F 15/34

Государственный комитет

СССР ио делам изобретений и открытий (23) Приоритет —.

Опубликовано 1507.80. Бюллетень ¹ 26

Дата опубликования описания 15.07.80 (53) УДК 681. 325 (088.8) (72) Авторы изобретения

В. Д. Байков и A. А. Файвинов (71) Заявитель

Ленинградский ордена Ленина электротехнический институт имени В. И. Ульянова (Ленина) (54) УСТРОИСТВО ДЛЯ ВЫЧИСЛЕНИЯ

ФУНКЦИИ йгсф т/Х

Изобретение относится к области вычислительной техники и может быть применена в СЦВМ, использующих двоичную систему счисления с фиксированной запятой.

Известно устройство (1 для вычисления функции си-с1ду/кпо координатным состав ляющнм у и х и содержащее сдвиговые регистры и сумматоры — вычитатели.

Недостатком его является независимость числа итераций от величины аргумента.

Наиболее близким техническим решением к предложенному изобретению является устройство 121 для вычисления функции огсз Ч/к, содержащее блок управления, три накопительных сдвиговых регистра, регистр записи, два сдвигающих регистра и три сумматора-вычитателя, выходы которых соединены с первыми входами соответствующих накопительных сдвиговых ,регистров, выход знакового разряда первого накопительного сдвигового регистра соединен с первым входом блока управления, первый, второй, 1 третий, четвертый, пятый и шестой выходы блока управления подключены соответствейно к управляющим входам первого, второго и третьего накопительных сдвигающих регистров, первого, второго сдвигающих регистров и регистра записи, выходы младшего разряда первого и второго накопительного регистра соединены с первыми входами соответственно. первого и второго сумматоров-вычитателей, второй вход второго сумматора-вычитателя подключен к выходу младшего разряда первого сдвигающего регистра, соединенного входом с выходом первого на-!

5 копительного сдвигового регистра, а выход второго накопительного сдвигового регистра со входом второго сдвигового регистра, выход младшегб разряда которого соединен со

20 вторым входом первого сумматоравычитателя, управляющий вход которого соединен с седьмым выходом блока управления и управляющими входами второго и третьего сумматороввычитателей, первый и второй входы третьего сумматора-вычитателя соединены соответственно с выходами младших разрядов третьего накопительного сдвигового регистра и

ЗО регистра записи.

748418

Устройство работает, используя следующие рекуррентные соотношения

1gq,-<; Х;2 х„„=х,. ., р

1 з!я п = 5 я rl у ф, i+g= -<;а с д 1 о о= х 6. =0. у где: v; — текущее значение ординаты вектора, Х; — текущее значение абсциссы вектора, 15

0; — текущее значение аргумента, + 1 или — 1 — рекуррентный оператор, = 0,1,2,3, номер итерационного шага.

Общее число итераций вычисления 20 функций al>c

I Недостатком устройства является низкое быстродействие при большой раз-д5 рядности вычислительного устройства.

Целью изобретения является повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для вычисления функции Arctics/Х, содержащее

30 блок управления, три накопительных сдвиговых регистра, регистр записи, два сдвигающих регистра и три сумматора-вычитателя, выходы которых соединены с первыми входами соот35 ветствующих накопительных сдвиговых регистров, выход знакового раз- ряда первого накопительного сдвигового регистра соединен с первым входом блока управления, первый, вто- 40 рой, третий, четвертый, пятый и шестой выходы блока управления подключены соответственно к управляющим входам первого, второго и третьего накопительных сдвигающих регистров, 45 первого, второгд сдвигающих регистров и регистра записи, выходы младшего разряда первого и второго накопительного регистра соединены с первыми входами соответственно первого и второго сумматоров-вычитателей, вто50 рой вход второго сумматора-вычитателя подключен к выходу младшего разряда, первого сдвигающего регистра, соединенного входом с выходом первого н6 опительного сдвигового регистра, а выход второго накопительного сдвигового регистра-со входом второго сдвигового регистра, выход младшего разряда которого соединен со вторым входом первого сумматора-вычитателя, 40 управляющий вход которого соединен с седьмым выходом блока управления и управляющими входами второго и третьего сумматоров-вычитателей; первый и второй входы третьего сумма- 5 тора-вычитателя соединены соответственно с выходами младших разрядов третьего накопительного сдвигового регистра и регистра записи, дополнительно введены элементы И и шифратор, причем выходы одноименных разрядов первого накопительного сдвигового регистра и регистра записи соединены соответственно с первыми и вто-. рыми входами соответствующих элементов И, третьи входы которых соединены с восьмым выходом блока управления, а выходы элементов И подключены ко входам шифратора, выходы которого соединены с соответствующими вторым †.(и + 1) м входами блока управления.

На чертеже представлена структурная схема предлагаемого устройства, содержащего, сумматоры-вычитатели 1, 2,3, накопительные сдвиговые регистры 4, 5, б, первый и второй сдвигаю.щие регистры 7, 8, регистр записи

9, шифратор 10, блок управления 11, знаковый разряд накопительного сдвигового регистра 12, элементы И 13, выходы разрядов накопительного сдвигового регистра 14, выходы разрядов регистра записи 15, выходы элементов И 16, выходы шифратора 17, управляющие входы элементов И 18, выходы блока управления 19.

Работа устройства основана на следующем. Поскольку в конце операции величина у сводится к нулю, то можно задавать для первого шага итерации вместо = 0 некоторое начальное значение ", зависящее от разности между У и нулем. То естыо определяется номером разряда, содержащего первую значущую единицу в двоичном представлении аргумента.

Например, у представлен кодом

0,000001101... Тогда 1„ = б, и число итераций будет равно n ->p+ 1.

Устройство работает следую 4йм образом.

В регистр 9 записывается число, представленное единицами во всех разрядах после запятой, в регистр 4 заносится значение аргумента у . Затем на входы элементов И 13 поочередно, в соответствии с сигйалами управления входов 18, наччная со,старшего разряда, подаются значения содержимого одноименных разрядов 14 и 15 регистров 4 и 9.

По сигналу первого же элемента И, на входы которбго поступают обе единицы с регистров 4 и 9 и разрешающий сигнал из блока 11 управления, опрос регистров прекращается, а с соответствующего выхода 17 шифратора 10,на блок 11 управления передается код начального шага итерации o . Так элемент И выделяет первую значащую единицу аргумента .

В соответствии с итерационными соотношениями (1), блок 11 управле748418

6 ния передает команду сдвига содержимого регистра 4 на io разрядов в сторону младших разрядов. Регистр 9( отбрасывается в ноль,и на него из ре.гистра записи вызывается константа а с1дт"В регистр 5 заносится единица, в регистр б записывается ноль. Затем из содержимого регистра 4 в сумматоре-вычитателе 1, с учетом знака Ч;, вычитается, сдвинутое в сторону младших разрядов, содержимое регистра 5, поступающее из второго сдвигающего регистра 8, à содержимое регистра -5 складывается с учетом знака Ч; в сумматоре-вычитателе

2 со сдвинутым в сторону младших разрядов содержимым регистра 4, поступающим из первого сдвигающего регистра 7. Содержимое регистра б суммируется с учетом знака М; с содержимым регистра 9 в сумматоревычитателе 3. На следующем цикле значение увеличивается на единицу, в регистр 9 заносится из регистра записи константа arHg9" ", определяется очередное значение рекуррентного оператораф и итерационные 25 соотнбшения (1) реализуются согласно описанному алгоритму для новых значений и У и т. д.

В конце операции в регистре 4 получается ноль,в регистре б хранит- $P ся значение, равное arctg М/у, Эффективность изобретения заключается в повышении быстродействия устройства для вычисления функции

Огс дфприблизительно в два раза за З5 счет сокращения числа итераций на величину, определяемую номером разряда, содержащего первую значащую единицу в двоичном представлении аргумента, достигаемым за счет не- 40 большого увеличения затрат оборуцования.

Формула изобретения

Устройство для вычисления функ45 циипгсф Jlf, содержащее блок управления, три накопительных сдвиговых регистра, регистр записи, два сдвигающих регистра и три сумматора-вычитателя, выходы которых соединены с первыми входами соответствующих накопительных сдвиговых регистров, выход знакового разряда первого накопительного сдвигового регистра соединен с первым входом блока управления, первый, второй, третий, четвертый, пятый и шестой выходы блока управления подключены соответственно к управляющим входам первого, второго и третьего накопительных сдвиговых регистров, первого, второго сдвигающих регистров и регистра записи, выходы младшего разряда первого и второго накопительных сдвиговых регистров соединены с, первыми входами соответственно первого и второго сумматоров-вычитателей, второй вход второго сумматора-вычитателя подключен к выходу младшего разряда первого сдвигающе- го регистра, соединенного входом с выходом первого накопительного сдвигового регистра, а выход второго накопительного сдвигового регистрасо входом второго сдвйгающего регистра, выход младшего разряда которого соединен со вторым входом первого сумматора-вычитателя, управляющий вход которого соединен с седьмым выходом блока управления и управляющими входами второго и третьего сумматоров-вычитателей, первый и второй входы третьего сумматора-вычи I тателя соединены соответственно с

;выходами младших разрядов третьего на копительного сдвигового регистра

;и регистра записи, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия за счет сокра щения числа интераций, в него введены элементы И и шифратор, причем выходы одноименных разрядов первого накопительного сдвигового регистра и регистра записи соединены соответственно с первыми и вторыми входами соответствующих элементов И, третьи входы которых соединены с восьмым выходом блока уп авления, выходы элементов И подключены ко входаМ шифратора, выходы которого соединены с соответствующими вторым (n +1)=м входами блоками управления.

Источники информации, принятые во внимание при экспертизе

1. Гречишников А. Н. Лутай,В. Н, Чалабов Н. Г. Использование операций над векторами при выполнении быстрого преобразования Фурье, "Автометрия"

Р 3, 1973.

2. J. Е. Voldet. The CORDIC tri,gonometric computing technique IRE

Transactions on Electroniс Computers, voI, 8, 1959, Р 3.

748418

Составитель В. Венцель

Редактор Н. Каменская Техред Я. Бирчак

Корректор Г. Решетник

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Заказ 4241/37 Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5