Делитель частоты с дробным коэффициентом деления

 

?5О?44

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

СоФз Советскик

Социалистических

Республик (61) Дополнительное к авт. сеид-ву (22) Заявлено 1801.78 21) 2571309/I8-2i с присоединением эаявки М9 (23) Приоритет

Опубликовано 230780 Бюллетень 9 27

Дата опубликования описания 230780 (51)М. Кл.

Н 03 К 23/02

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 621. 374. 44 (088. 8) (72) Автор изобретения

В.А.Иванов (71) Заявитель (54) ДЕЛИТЕЛЬ ЧАСТОТЫ С ДРОБНЫМ КОЭФФИЦИЕНТОМ

ДЕЛЕНИЯ

Изобретение относится к импульсной технике и может быть применено в частотнопреобразующих узлах аппаратуры времени и эталонных частот, электронных часов, измерительных приборов, в устройствах синхронизации систем передачи данных, в синтезирующих блоках аппаратуры связи

Известен делитель частоты с дробным коэффициентом деления, который содержит генератор сигналов, счетчик, регистр счетчик-делитель на

М, вентили> счетчик делитель на

N, . синхронизатор и два дополнительных делителя (1). 15

Недостатком известного делителя частоты с дробным коэффициентом деления является его сложность.

Известен также делитель частоть- 2пс дробным коэффициентом деления, содержащий делитель частоты с управляемым коэффициентом деления, один вход которого соединен с шиной эталонной частоты, второй вход — с пер- 25 вой шиной управления, третий вход— с первым выходом блока сравнения кодов, входы которого соединены с выходами двух сумматоров, первые входы которых подключены ко второй и третьей шине управления, второй вход одного сумматора соединен с выходом второго сумматора, а выход делителя частоты с управляемым коэффициентом деления через управляемый элемент задержки соединен с выходной шиной (2).

Недостатком известного делителя частоты с дробным коэффициентом деления является узкий диапазон установки коэффициентов деления.

Целью изобретения является расширение диапазона установки коэффициентов деления делителя частоты с дробным коэффициентом деления.

Это достигается тем, что в делитель частоты с дробным коэффициентом деления введены блок памяти, первый и второй входы которого соединены с выходами сумматоров, два вентиля, умножитель и делитель чисел, входы которого соединены с третьей и четвертой шинами управляющих сигналов, а выход соединен с первым входом умножителя чисел, второй вход которого соединен с выходом управляемого элемента задержки и первыми входами вентилей, вторые входы которых соединены с выходами .

750744 блока сравнения кодов, а выходы вентилей подключены к третьему и четвертому входам блока памяти, выход которого соединен с третьим входом умножителя чисел, с выходом которого соединен вход управления управляемого элемента задержки.

Структурная электрическая схема делителя частоты с дробным коэффициентом деления приведена на чертеже.

На чертеже приняты следующие 10 обозначения: 1 — делитель частоты с управляемым коэффициентом деления; 2 — шина эталонной частоты;

3 — первая шина упранления; 4 блок сраннения кодов; 5 и б сумма- 15 торы; 7 — блок памяти; 8, 9 — вентили; 10 — выходная шина; 11 — управляемый элемент задержки; 12 умножитель чисел; 13 — делитель чисел

14 — вторая шина управления; 15 — 20 третья шина управляющих сигналов;

16 — четвертая шина управляющих сигналон.

Делитель частоты с переменным коэффициентом деления работает сле- д дующим образом.

Делитель частоты 1 с управляемым коэффициентом частоты соединен с шиной 2 эталонной частоты, с первой шиной управления 3, кроме того, он ,имеет управляющий вход для переключения коэффициента деления на единицу, соединенный с первым выходом блока сравнения кодов 4, первый и второй входы которого соединены с выходами соответственно сумматора 5 и сумматора б.

Выход сумматора 5 соединен с первым входом сумматора б и первым информационным входом блока памяти 7, второй информационный вход которого 40 связан с выходом сумматора,б.Первый и второй нходы занесения чисел в блок памяти 7 служат для разрешения записи н блок памяти 7 кодов соответ ственно по первому и второму информационному входам, Первый и нторой входы занесения блока памяти 7 связаны соответственно с выходом вентиля 8 и вентиля,9.Первые одноименные входы вентилей 8 и 9 снязаны соответственно 5О со вторым и первым выходами блока сравнения кодов 4, а вторые одноименные входы — с выходной шиной 10 и выходом управляемого элемента задержки 11, установочные входы которОго связаны с выходом умножителя 12 чисел. Умножитель 12 подключен входом одного сомножителя к выходу блока памяти 7, входом второго сомножителя — к выходу делителя 13 чисел, входом установки нуля — к 60 выходной шине 10. Первый и второй входы сумматора 5 связаны соответственно со второй шиной управления

14 и информационным выходом блока памяти 7. Первый и второй входы сумматора б связаны соответственно с выходом сумматора 5 и с третьей шиной управляющих сигналов 15 подачи знаменателя дробной части коэффициента деления. Делитель чисел 13 соединен входом делимого с четвертой шиной управляющих сигналов 16, а входом делителя — со вторым входом сумматора 6.

В сумматоре 5 со второй шины упранления 14 числа воспринимаются как положительные, а с третьей шины управляющих сигналов 15 в сумматоре б как отрицательные. В блоке памяти 7 с сумматоров 5, б, н сумматоре 5 с блока памяти. 7, в сумматоре 6 с сумматора 5 числа воспринимаются со своими знаками. Из блока памяти 7 в умножитель чисел 12 числа выдаются

cî своим знаком, но при выдаче результата на управляемый элемент задержки 11 знак инвертируется. Блок сравнения 4 решает логические урав- нения

Х -"(1 1 ) l 22((1

Х =)(„=((2 (с,(Z I где Х«Х> логические переменные (1 или 0 ) соответственно на первом и втором выходах элемента сравнения 4;

Е,,Š— числа, принятые соответственно из суммато-. ров 5 и б.

Если X > = 1, то делитель частоты 1 очередной раз срабатывает с коэффициентом деления (A + 1), а если Х„ = О, то коэффициент деления устанавливается равным А, где А — целая часть коэффициента деления. Соответственно очередной. выходной импульс делителя 1 сдвигается по времени в сторону отставания или опережения, так как 4х «/х,„< Н < Ii . где K=A+d/p — дробный коэффициент деления;

oi,p — числитель и знаменатель его дробной части; — частота импульсов на входе устройства.

Если первое срабатывание произошло с коэффициентом деления А, то выходной импульс сдвигается в сторону опережения на величину

А сА

hT (4) 6@ ax Р

Если первое срабат вание произошло с коэффициентом деления (А+1), то выходной импульс сдвигается в сторону. отставания на веА 1 К Р,-А личинуЬЧ()= — Х, = Р % (5)

Ьх Ьх Р Ьх

750744

Обозначив получим (6) 1/(В fÜõ1-io, aT< )-ñë t ьт() =(35-с ) е (7) (8)

Величину %О, имеющую размерность времени, назовем квантом временной задержки. В соответствии с выражениями (7) и (8) имеем соответственно опережение на Ф квантов или отставание на (p-сА) квантов. Необходимо принять альтернативное решение: с каким коэффициентом A или (A+1) необходимо сформировать очередной выходной импульс делителя

1, чтобы отклонение его от несмещенного (идеального) положения было минимально. Эту задачу решают сумматоры 5, 6, блок памяти 7 и блок сравнения 4. Делитель чисел 13 вычисляет значение кванта задержки в единицах времени согласно формуле (4):

20 о ах Ю (9) 45 (10) z i" ) = z(")+

1 I

2. (+ 2= Z<(i ") Z(i) >

Затем элемент сравнения 4 решает логическое уравнение (i>1)(((i+4) I (+ ) () (12)

Х, =(, I 1 чем готовит к переключению делитель

1 (переключение делителя 1 произойдет при выходе иэ него очередного импульса).

В то же время умножитель чисел

12 вычисляет и подает на установочные входы управляемого элемента задержки значение, требуемого смещения выходного импульса: (Ъ) r Вью= (- о

65

Значение Т, должно устанавливаться на четвертой шине управляющих сигналов 16 как количество долей времени, не больших ступени дискретности управляемого элемента задержки 11. Так, например, если ступень 30 дискретности блока 11 равна 1нс, то значение Т > целесообразно задавать в наносекундах.

Каждый очередной импульс, поступающий на выходную шину 10, гото- З5 вит исходные данные для пропуска следующего эа ним выходного импульса„ а именно: сбрасывает в нулевое состояние умножитель чисел 12, считывает

"в блоке памяти 7 наименьшее по абсо- 40 лютной величине из чисел Z и Е,1 (из сумматора 5 или сумматора 6 по решению блока сравнения кодов 4).

После этого в сумматорах 5, б выполняются вычисления: где Z" — количество квантов (co своим знаком); Г, — значение кванта (в единицах времени) .

При поступлении на выходную шину 10 очередного импульса процессы повторяются.

Выголнение отдельных блоков устройства зависит от исходных данных.

Разрядность сумматоров 5, 6 и блок сравнения кодов 4 выбирается исходя из того, что наибольшее возможное число на выходе сумматоров 5, б задается условием

Ъ (13)

Еmaax 2 Р ах

Разрядность ЗУ 7 выбирается исходя из того, что наибольшее число в . нем задается условием (14)

Емкость блока памяти 7 — одно число.

Разрядность делителя 1 определяется наибольшим значением коэффициента деления устройства.

Ступень дискретности управляемого элемента задержки зависит от требуемой точности работы устройства.

Формула изобретения

Делитель частоты с дробным коэффициентом деления, содержащий делитель частоты с управляемым коэффициентом деления, один вход которого соединен с шиной эталонной частоты, второй вход — с первой шиной управления, третий вход — с первым выходом блока сравнения кодов, входы которого соединены с выходами двух сумматоров, первые входы которых подключены ко второй и третьей шине управления, второй вход одного сумматора соединен с выходом второго сумматора, а выход делителя частоты с управляемым коэффициентом деления через управляемый элемент задержки соединен с выходной шиной, о т л и ч а ю шийся тем, что, с целью расширения диапазона установки коэффициентов деления в него введены

/ блок памяти первый и второй входы

1 которого соединены с выходами сумматоров, два вентиля„ умножитель и делитель чисел, входы которого соединены с третьей и четвертой шинами управляющих сигналов, а выход соединен с первым входом умножителя чисел, второй вход которого соединен с выходом управляемого элемента задержки и первыми входами вентилей, вторые входы которых соедине750744

Составитель. В.Чижов

° ю

Редактор Н.Козлова Техред Ж. Кастелевич Корректор ИМуска

Заказ 4671/46 Тираж 995 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4 о ны с выходами блока сравнения кодов, а выходы вентилей подключены к третьему и четвертому входам блока памяти, выход которого соединен с третьим входом умножителя чисел, с выходом которого соединен вход управления управляемого элемента задержки.

Источники информации, принятые во внимание при экспертизе

1, Патент COLA 93725794, кл. 328-129, опублик. 1973.

2. Заявка 9 2454959, кл, H 03 К 23/02, 1977 (прототип) .