Устройство для контроля памяти

 

!

I ! !

Союз Советских

Социалистических

Республик

О П И С- -А-:Н И Е

ИЗОБРЕТЕНИЯ

<н752499

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву(22) Заявлено13. 07. 78 (21) 2641366/18-24 с присоединением заявки М(23) ПриоритетОпубликовано300780. Бюллетень о 28

Дата опубликования описания 020880 (51)) . Кл.

G 11 С 29/00

Государственный комитет

СССР ио делам изобретений и открытий (53) УДК681. 327 (088.8) (72) Автор изобретения

В.С.Шевченко (71) Заявитель (54) СТРОИСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ

Изобретение относится к запоминающим устройствам.

Известно устройство для контроля памяти, использующее ЦВМ для задания последовательности выбираемых адресов, видов операций, хранения и обработки результатов (11 .

Недостатком этого устройства является невысокое быстродействие при контроле блоков памяти с малым временем обращения.

Наиболее близким техническим решением к предлагаемому является устройство для контроля памяти, содержащее формирователь тестовых сигналов, формирователь сигналов записи и считывания, блок останова, схему сравнения, регистр числа, блок управления, триггер, первый и второй регистры адреса, блок местного управления и коммутатор, причем входы регистров адреса подключены соответственно к первому и второму выходам блока управления, а выходы — к одним из входов коммутатора, вход формирователя тестовых сигналов соединен с третьим выходом блока управления,а выходы соединены соответственно с одним из входов регистра числа и первыми входами схемы сравнения и формирователя сигналов записи и считывания, вторые входы которых подключены соответственно к выходу регистра числа и первому выходу блока местного управления, второй выход и вход которого подключены соответственно ко входу блока управления и выходу блока останова, вход которого соединен с выходом схемы сравнения, 10 четвертый выход блока управления подключен ко входу триггера t2j .

Однако в этом устройстве не обеспечена возможность производить регенерацию содержимого запоминающих

15 ячеек при контроле динамической памяти.

Цель изобретения — расщирение области применения устройства за счет обеспечения возможности регенерации

20 содержимого запоминающих ячеек при контроле динамической оперативной памяти.

Поставленная цель достигается тем, что устройство содержит третий

2S регистр адреса, элементы Й, элемент

НЕ и формирователь сигналов регенера" ции, входы которого подключены соответственно к третьему выходу блока меЧтного управления и пятому виХР"

30 ду блока управления, а первый выход

752499

60

1=—

Р соединен со входом элемента HE и одним из вхОдов первого элемента И, другой вход которого подключен к выходу триггера, входы третьего регистра адреса подключены соответственно ко второму выходу формирователя сигналов регенерации и шестому выходу блока управления, а выход соединен с одним из входов второго элемента И, другой вход которого соединен с выходом элемента НЕ и третьим входом формирователя сигналов записи и считывания, выходы элементов И подключены к другим входам коммутатора.

На чертеже изображена структурная схема предлагаемого устройства.

Устройство содержит формирователь

1 сигналов регенерации, первый регистр

2 адреса, блок 3 управления, блок 4 местного управления, первый элемент

5 И, элемент б НЕ, второй элемент 7 И, коммутатор 8, второй 9 и третий 10 регистры адреса, триггер 11, формирователь 12 сигналов записи и считывания, формирователь 13 -.åñòîâûõ сигналов, регистр 14 числа, схему 15 сравнения, блок 16 останова.

Входы регистров 2 и 9 подключены к первому и второму выходам блока 3, а выходы — к одним из входов коммутато ра 8. Вход формирователя 13 соединен с третьим выходом блока 3, а выходы соединены соответственно с одним из входов регистра 14 и первыми входами схемы сравнения 15 и формирователя

12, вторые входы которых подключены соответственно к выходу регистра 14 и первому выходу блока 4, второй выход и вход которого подключены соответственно ко входу блока 3 и выходу блока 16, вход которого соединен с выходом схемы 15 сравнения. Четвертый выход блока управления подключен ко входу триггера 11. Входы формирователя 1 подключены соответственно к третьему выходу блока 4 и пятому выходу блока 3, а первый выход. соединен со входом элемента 6 НЕ и одним из входов элемента 5 И,другой вход которого подключен к выходу триггера 11,Входы регистра 10 подключены соответственно ко второму выходу формирователя 1 и шестому выходу блока 3, а выход соединен с одним из входов элемента 7 И, другой вход которого соединен с выходом элемента б НЕ и третьим входом формирователя 12. Выходы элементов 7 и 5 И подключены к другим входам коьф утатора 8.

Устройство работает следующим образом.

Перед контролем динамического оперативного запоминающего устройства в формирователе 1 производится установка периода следования тактов регенерации 1 где Т вЂ” паспортное время хранения данных в динамическом ОЗУ;

P — количество строк или столбцов в матрице памяти, по которым производится регенерация содержимого ячеек.

В исходном состоянии регистр 10 адреса устанавливается в нулевое состояние сигналом из блока. 3 управления. Переброс состояния регистра

10 производится в каждом такте регенерации сигналом из формирователя 1, который запускается калиброванными сигналами времени из блока 4 местного управления. В начальный момент времени после запуска устройства фор-!

5 мирователь 1 выдает разрешающий сигнал на элемент 5 И и элемент б HE.

После инвентирования в элементе б HE этот сигнал закрывает элемент

7 И и сигналы адреса с регистра 10

Я0 на коммутатор 8 не поступают. Сигналами из блока 3 управления производится перебор состояний регистров 2 и 9, выходные сигналы которых в зависимости от состояния триггера 11 подаются через коммутатор 8 на выход устройства. По истечении времени t формирователь 1 выдает запрещающий сигнал на элемент 5 И и элемент 6 НЕ. Управляющие сигналы триггера 11 на коммутатор 8 не поступают и оба регистра 2 и 9 отключаются от входа устройства. Запрещающий сигнал из формирователя 1 инвентируется элементом 6 HE в разрешающий для эле35 мента 7 И, через который на коммутатор 8 и выход устройства поступает адрес первой строки или столбца.

Разрешающий сигнал с выхода элемента б НЕ поступает на блок 12 формирования сигналов записи и чтения и этот блок выдает на выход устройства сигнал чтения, по которому в выбранной строке или столбце проверяемой памяти регенерируется содержимое запоминающих ячеек. После окончания такта регенерации производится переключение формирователя 1, после чего он снова выдает разрешающий сигнал на элемент 5 И и элемент б HE. Триггер 11 оказывается опять подключенным к коммутатору 8 и подача адреса с регистров 2 и 9 на выход устройства продолжается с прерванного момента. По истечении второго периода t снова происходит подобная смена сигналов на формирователе 1 и следует регенерация содержимого второй строки или столбца, адрес которого соответствует состоянию третьего регистра 10.

Использование третьего регистра адреса, элемента НЕ, элементов И и формирователя сигналов регенерации позволяет расширить область применения описанного устройства.

752499

Формула изобретения

Устройство для контроля памяти, содержащее формирователь тестовых сигналов, формирователь сигналов записи и считывания, блок останова,схе- 5 му сравнения, регистр числа, блок управления, триггер, первый и второй регистры адреса, блок местного управления и коммутатор, причем входы регистров адреса подключены соответственно к первому и второму выходам блока управления, а выходы — к одним из входов коммутатора, вход формирователя тестовых сигналов соединен с третьим выходдм блока управления, а выходы соединены соответственно с одним из входов регистра числа и первыми входами схемы сравнения и формирователя сигналов записи и считывания, вторые входы которых подключены соответственно к выходу регистра чис- ла и первому выходу блока местного управления, второй выход и вход которого подключены соответственно ко входу блока управления и выходу блока останова, вход которого соединен с выходом схемы сравнения, четвертый выход блока управления подключен ко входу триггера, о т л и ч а ю щ ее с я тем, что, с целью расширения области примененИя за счет обеспечения возможности регенерации содержимого запоминающих ячеек при контроле динамической памяти, оно содержит третий регистр адреса, элементы И, элемент НЕ и формирователь сигналов регенерации, входы которого подключены соответственно к третьему выходу блока местного управления и пятому выходу блока управления, а первый выход соединен со входом элемента HE и одним из входов первого элемента И, другой вход которого подключен к выходу триггера, входы третьего регистра адреса подключены соответственно ко второму выходу формирователя сигналов регенерации и шестому выходу блока управления, а выход соединен с одним из входов второго элемента И, другой вход которого соединен с выходом элемента НЕ и третьим входом формирователя сигналов записи и считывания, выходы элементов И подключены к другим входам коммутатора.

Источники информации, принятые во внимание при экспертизе

1. "Электроника", 1969, 9 18, с. 25-24.

2. Авторское сивдетельство СССР по заявке У 2539868 /18-24, кл.G 11 С 29/00, 01.11.77.

ЦНИИПИ Заказ 4775/25

Тираж 662 Подписное

Филиал ППП Патент", r, Ужгород, ул. Проектная,4