Мажоритарный элемент

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<1>752808 (6!) Дополнительное к авт. свид-ву (22) Заявлено 310778 (21}2652083/18-21 (51)М. Кл.

Н 03 К 19/42 с присоединением заявки Но (23) Приоритет

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 3007.80. Бюллетень Мо 28

Дата опубликования описания,, 3007.80 (72) Авторы изобретения

l0.П.Пятошин, В,A.Òóçèêoâ и А.N.Øóòèêàâ (71) Заявитель (54) МАЖОРИТАРНЫЙ 3JIEMEHT положенных в первой строке, подключены к источнику управляющего сигнала.

Недостатком устройства является

его сложность.

Цель изобретения — упрощение устройства мажоритарного элемента.

Поставленная цель достигается тем, что мажоритарный элемент выполнен в виде многоступенчатого сумматора с числом ступеней суммирования равным Я, i-ая ступень которого (i=1 ° .,е, ) состоит из 1-разрядных сумматоров, при этом входные сигналы подключены к первому и второму входу сумматоров первой ступени суммиро вания, а также к входам переноса сумматоров всех ступеней суммирова-. ния, выходы суммы сумматоров первой ступени суммирования подключены к первому и второму входам сумматоров второй ступени суммирования, а выхо-. ды переноса сумматоров, первой ступени суммирования подключены к третьему и четвертому входам. сумматоров в.торой ступени суммирования, причем (8.-j) -й Выход (3=ОЙ ° ° ° (>,-1) сум мы сумматора 6 — ой ступени суммирования подключен и (2t>-2>-1) -му входу выходного сумматора, выход

Изобретение относится к автоматике и вычислительной технике и может быть использовано в специализированных вычислительных устройствах повьпаенной надежности.

Известно устройство, выполненное на одноразрядных сумматорах и логическом элементе ИЛИ-НЕ (1).

Недостатком устройства является неоднородность входящих в него элементов и существенное усложнение при увеличении числа входв.

Известно также устройство, содержащее логические элементы И и ИЛИ и, выполненное в виде матрицы с числом строк и столбцов, равным числу источников входных сигналов, составленной из однотипных ячеек, содержащих элемент И, подключенный к первому входу элемента ИЛИ, причем выход элемента ИЛИ, расположенного н i-й строке, j-м столбце матрицы, соединен в

i-й строке, (j+1) -м столбце и первым входом элемента И, расположенного в (i+1) -й строке, (j+1) -м столбце, вторые входы элементов И, расположенных:в j-м столбце, подключены к j ìó источнику входного сигнала, а первые входы элементов И, рас- З0 (53) УДК 621 375 083 (088, 8) 752808 переноса сумматора -ой ступени суммирования подключен к (2 +1) -му входу выходного сумматора, (2R -2j) -ые входы и (2 +2) -ый вход которого подключен к источнику управляющего сигнала, а выход переноса выходного сумматора подключен к выходу устройства.

На фиг.l представлена блок-схема мажоритарного элемента, содержащего логические элементы, объединенные в однотипные функциональные ячейки— полные сумматоры; на фиг.2 — блоксхема полного сумматора, где А и В выходы, Ро — вход переноса, Р4 — выход .переноса, S — выход суммы.

Мажоритарный элемент выполнен в виде многоступенчатого-сумматора с числом ступеней суммирования равным 6

Первая ступень суммирования состоит из одноразрядных сумматоров, на входы 1. ..n которых поступают входные логические сигналы. В этом случае 20 на выходах суммы и переноса присутствуют сигналы, которые соответствуют сумме пос тупающих на вход логических единиц в двоичном двуразрядном,, коде, причем выход переноса соответствует 25 второму разряду, а выход суммы — первому разряду. Полученный двуразрядный код, поступает на входы дву- " разрядного сумматора второй ступени суммирования, с выходов которого сни мается уже трехразрядный код. Аналогично на P. -ой стуцени суммирования полуЧается (9+1) -ый разрядный код,соответствующий сумме входных логических единиц в двоичном коде. Полученный (К +1)-ый разрядный двоичный

35 код поступает на (2t-2j-1) -ые и на (26+1) -ый входы (j=0,...5-1) выходного (Р +1) -разрядйого сумматора.

На (20 -2j) -ые и (2t +2)-ый входы поступает управляющий сигнал, который соответствует пороговому сигналу, записанному в (С +1) -разрядном обратном двоичном коде. С выхода переноса выходного сумматора снимается сигнал о наличии превышения порога. Схема мажоритарного элемента позволяет изменять в нем число входов путем изме нения числа сумматоров всех ступеней суммирования без изменения характера связи между сумматорами, а также позволяет устанавливать произвольный порог.

Построение мажоритарного элемента на полных сумматорах уменьшает коли,чество функциональных ячеек, требу емых для реализации устройства.

Так для построения мажоритарного элемента на логических элементах И и

ИЛИ, при числе входных сигналов равных и, треиретсн МО " фтннннинальньтт ячеек, а для построения мажоритарного элемента на полных сумматорах требуется и функциональных ячеек. При реализации устройства на полных сумматорах, кроме того, требуется меньшее число соединений между отдельными функциональными ячейками, что улучшает технологичность и надежность ус трой ств а.

Формула изобретения

Мажоритарный элемент, содержащий одноразрядные сумматоры, о т л и ч а ю шийся тем, что, с целью упрощения устройства, он выполнен в виде . многоступенчатого сурфрфатора с числом ступеней суммирования равными, 1-ая ступень которого (i=1 Р) состоит из i-разрядных сумматоров, при лэтом» входные сигналы подключены к первому и второму входу сумматоров первой ступени суммирования, а также к входам переноса .сумматоров всех ступеней суммирования, выходы суммы сумматоров первой ступени суммирования подклю- чены к первому и второму входам сумматоров второй ступени суммирования, а выходы переноса сумматоров первой ступени сумирования подключены к третьему и четвертому входам сумматоров второй ступени суммирования, причем (В -))-ый выход (j=0,..., 0 -1) суммы сумматора С -ой ступени суммирования подключен к (2C -2j-1) -му входу выходного сумматора, выход переноса сумматора В -ой ступени суммирования подключен к (26 +1)-му входу выходного сумматора, (2 -2j) -ые входы и (2E+2) -ый вход которого подключены к источнику управляющего сигнала, а выход переноса выходного сумматора подключен к выходу устройства °

И=точники информации, принятые во внимание при экспертизе

1, Патент США Р 3710318, кл, 307-211, 1971.

2. Авторское свидетельство СССР

9 284433, кл. Н 03 К 19/42, 1971 (прототип), 752808

Цгиа р

Составитель A,ßíoâ

Редактор А,Долинич Техред Ж,Кастелевич Корректор ф.Макаренко

Закаэ 4765/20 Тираж 995 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4