Устройство для умножения

 

дj(Tt.: П 0- .

„,)и я „,отt H9. с ь|Р

tiki 76776 1

ОП ИСАНИЕ

Союз Советских

Социалистических

Республик

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6! ) Дополнительное к авт. свил-ву(22) Заявлено 02.06.78 (2I ) 2628106/18-24 с присоединением заявки и&в (23) Приоритет (5I )М. Кл.

G 06 I- "7/52

Государственный комитет

Опубликовано 30.09.80. Бюллетень №36 по делам изобретений и открытий (53) УДК681.32Р (088.8) Дата опубликования описания 02.10.80 (72) Авторы изобретения

В. Л. Волковыский и А. И. Попов

Рязанский радиотехнический институт

/ (?I) Заявитель (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах специализированных ЭВМ.

Известно устройство для умножения двоичных чисел, содержащее регистры множнмого н множителя, регистр результата, две схемы формирования кратных множимого, управляющихся парами младших разрядов множителя, н трехвхоцовой сумматор с приведением переносов (1 . !

О

Умножение в известном устройстве осуществляется одновременно на четыре разряда множителя, начиная с младших.

Недостатком этого устройства явля15 ется невысокое быстродействие, связанное с потерями времени на привецение переносов в каждом такте суммирования, частичных произведений.

Известно также множительное устройство, содержащее регистры множимого и множителя, схему формирования частич ных произведений, сумматор без распространения переносов и регистры пораз2 рядных сумм н переносов. Одновременное умножение на четыре разряда множителя достигается использованием семивходовых одноразрядных сумматоров. В заключительном такте умножения производится приведение переносов с помощью цепи распространения переносов (2).

К недостаткам этого устройства относятся значительный объем оборудования, связанный со специфичностью схем семи» входовых сумматоров, и недостаточное быстродействие при выполнении многбкратных умножений из-за потерь времени на приведение переносов промежуточных результатов.

Наиболее близким по технической сущ ности к изобретению является устройство для умножения, содержащее регистр мно жнмого, два сдвиговых регистра множителя, регистры поразрядных сумм и поразрядных переносов, узел формирования кратных множимого, трехвходовой сумматор с запоминанием поразрядных переносов, сумматор младших разрядов множи7677

3 теля, узел задержки. Выход регистра множимого соединен со входом узл» формирования кратных множимого, выход которого связан с первым входом треквходо1

aDro сумматора, выкоды поразрядных

5 сумм и поразрядных переносов треквкодового сумматора соединены соответствен« но со входами регистра поразрядных сумм и поразрядных переносов, а выход регистра поразрядных сумм - со вторым вко- >О дом трехвходового сумматора и со входом первого регистра множителя. Выход регистра поразрядных переносов подключен к третьему вкоду трехвходового сумматора и к входу второго регистра множителя. Выходы младших разрядов регистра множителя соединены со входами сумматора младших разрядов множителя, выход этого сумматора - с управляющим входом узла формирования кратных множимого и со входом старших разрядов первого регистра множителя. Выход переноса из старшего разряда сумматора . младшик разрядов множителя через узел задержки соединен со входом переноса в младший разряд этого сумматора (3).

Данное устройство позволяет выполнять многократные умножения без приве-. дения переносов промежуточных результатов, так как в каждом последующем умножении в качестве множителя используется двукразрядный код результата предыдущего умножения.

Нейостаток этого устройства заклю-»"

35 чается в невысоком быстродействии, так как устройство позволяет выполнять одновременно умножение лишь на два разряда множителя .

Цель изобретения - увеличение быст. 40 родействия устройства.

Для достижения этой цели в устройство, содержащее регистр множимого, два регистра множителя, регистры поразрядных сумм и поразрядных переносов, 45 узел формирования кратных множимого, трехвходовой сумматор с запоминанием переносов, узел задержки, причем выход регистра множимого соединен со входом узла формирования кратных множимого, выход узла формирования кратных множимого — с первым входом трехвкодового сумматора с запоминанием переносов, выход регистра поразрядных сумм соединен со вторым входом трехвходового сум матора и со входом первого регистра

>5. множителя, а выход регистра поразрядных переносов - с третьим входом трехвходового сумматора и со входом второ>

63. го регистра множителя, введены два кодопреобразователя, второй узел форми» рования кратных множимого и. второй трехвкодовой сумматор с запоминанием переносов. При этом выходы младшей пары разрядов первого и второго регист -, ров множителя соединены с первым и вторым входами первого кодопреобразователя, выходы следующей пары разрядов первого и второго регистров множителя - с первым и вторым входами вто- . рого кодопреофраэователя. Первые выхо>ды первого и второго кодопреобразователей подключены к управляющим входам первого и второго уэлбв формирования кратных множимого соответственно, второй выход первого кодопреобраэователяк третьему входу второго кодопреобразователя, второй выход второго кодопреобразователя через узел задержки соединен с третьим входом первого кодопреобразователя. Выкоды поразрядных сумм и поразрядных переносов первого треквходового сумматора соединены соответственно с первым и вторым вкодами второго трехвходового сумматора, третий вход второго трехвходового сумматора связан с выходом второго узла формирования кратных мно>кимого. Выходы поразрядных сумм и поразрядных переносов второго трехвходового сумматора соединены со входами регистров поразрядных сумм и поразрядных переносов соответственно.

Схема устройства показана на чертеже.

Устройство содер>кит регистр 1 множимого, узлы 2 и 3 формирования кратных множимого, трехвходовые сумматоры 4 и 5 с запоминанием переносов, регистры 6 и 7 поразрядных сумм и переносов соответственно, регистры 8 и

9 множителя cD сдвигом вправо на четыре разряда, кодопреобразователи 10 и

11, узел 12 задержки.

Выход регистра 1 соединен со входами узлов 2 и 3, выход, узла 3 - с первым входом сумматора 4,к двум другим входам которого подключены выходы регистров 6 и 7. Выход узла 2 соединен со входом сумматора 5, к двум другим входам которого подсоединены выходы сумматора 4; а к выходам - входы регистров

6 и 7, выходы которых связаны со входами регистров 8,и 9.

Выходы младшей пары разрядов регистров 8 и 9 соединены с первым и вторым . входами кодопреобраэователя 10, а вы соды следующей пары - с первым и вто0 0

0 0

0 0

0 0

0 0

0 0

0 1

0 0

0 0

0 0

0 0

0 1

0 0

0 0

0 0

0 1

0 0

0 0

0 1

0 1

0 0

0 1

1 0

1 1

0 1

0 0

0 1

0 1

0 0

0 0

0 0

1 0

0 0

0 1

0 1

0 0

1 0

0 1

1 0

1 0

0 0

0 1

1 0

0 0

0 0

0 0

0 1

0 1

0 0

О 1

0 0

1 0

010

0 0

0 1

11 11

001 00

00 00

00 01

OO 10

00 1 1

01 00

0 1

О 0

01 0

1 00

OOO

1 00

0 1

0 1

0 1

0 1

0 1

0 0

0 1

0 1

0 1

0.1

0 1

5 " 7677 рым входами кодопреобразователя 11.

Первые выходы кодопреобразователей

10, 11 соединены с управляющими входами узлов 3 и .2 соответственно, второа sbrxoa коцопреобразователя 1 0 - c третьим входом кодопреобраэователя 1 1 второй выход которого через узел 12 задержки подключен к третьему входу кадопреобраэователя 10.

Функционирование кодопреобразова- 10 телей описывается таблицей, где Clq (1 1, 61 6 à. (Ьа1, Og(b ), с 4 (Ь4) — значения первого (справа), второго, третьего и четвертого разрядов регистров 8 (регистра 9) соответственно, ч „, у, „ значения сигналов на первом выходе кодопреобразователя 10, <)„ (у - эначе ) нин сигналов на его втором выходе, 3 4 ° Jg J4 первом выходе кодопреобраэователя 11;

2q 2 — значения сигналов на его втором выходе.

001

1 00

001

1 00

1 00

001

1 00

001

767761

О l

1 О

001

О 1

О 1

О 1

1 О

О О

1 00

000

О 1

О 1

О 1

1 О

О 1

ОО1

О 1

1 О

1О

О 1

1 О

1 1

О1О

О 1

000

О О

001 01

0i0 0l

О 1

1ОО 1О

010 00

0 О

О О

О 1

1 00

000

О 1

О О

О 1

1 О

О О

001

О О

О 1

l 00 ооо

001

0l О

001

01 О

001

1ОО

000

О О

О 1

О1

О 1

1 О

0.1

О 1

О 1

О О

1 О

О 1

О О

1 О

О 1

1 О

1 О

l О

1 О

О О

1 1

0 1

О 1

l 0

1 О

1 1

1 О

1 1

1 1

76776 1

Устройство работает следующим образом.

В регистр 1 записывается множимое, а в регистры 8 и 9 - множитель в двухрядном коде. Выходные сигналы пар млад5 ших разрядов атик регистров и сигнал с выхода узла 12 задержки поступают на вход кодопреобраэователя 1 О. Сигналы с его первого выхода подаются на управляющий вкод узла 3, который формирует 10 простые кратные множимого 0 (при отсутствии сигнала), М (при сигнале Ч )

2М (при сигнале у ) и - M (при сигнале g q ), где М - код множимого.

Сигналы со второго выхода кодопреобразователя 10 поступают на вход кодопреобразователя 11, на другие вкоды которого заведены выходы вторых справа пар разрядов регистров 8 и 9. Сигналы с первого выхода кодопреобразователя 11 поступают на управляющий вкод узла 2, который формирует простые кратные мно жимого 0 (отсутствие сигнала), 4М (сигнал Ч4. ), РМ (сигнал gs ) и - 4М (сигнал g<). Сигналы со второго выхода ко- gS допреобраэователя 1 1 проходят на узел . 12, осуществляющий задержку на один ! такт.

Информация с выхода схемы 3 посту пает на первый вход трехвходового сум- ЗО матора 4, на два других входа которого подается содержимое регистров 6 и 7, сдвинутое на четыре разряда вправо. Суммы и переносы с выходов сумматора 4 поступают на первый и второй вхоцы трех-35 входового сумматора 5, на третий вход которого поступает информация с выхода узла 2.

Срабатывание кодопреобразователя 11 и узла 2 задержано относительно сраба- 4р тывания кодопреобраэователя 10 и узла

3 соответственно. Эта задержка не сйижает быстродействия устройства, если. она не превышает задержки сумматора 4; двухрядный код суммы частичных произведений записывается в регистры 6 и 7.

Одновременно проискодит сдвиг содержимого регистров 8 и 9 множителя на

4 разряда вправо. Описанная процедура повторяется И "- (если - - целое

+ S0 число) или h, 1 .(а 1 раи, сиа Я -раа рядность множителя.

При многократном умножении полученный в регистрах 6 и 7 двухрядный код перезаписывается регистры 8 и 9.

В следующем цикле он играет роль множителя.

Выполнение умножения в устройстве поясняется следующим примером..10

Пусть 11-раэряцный множитель препставлен цвухряцным кодом (0) 0 11 1111 0111, (О) 0 11 0111 1110

Суммарный множитель равен 111 0101

0101 = 190910, а произведение равно

1909 М;

В первом такте кодопреобразователь

10 вырабатывает сигналы Ч1 и с),„, что соответствует входной комбийации q>„ >o„QQ =001110. Узел 3 формирует частичное произведение М. Кодопреобразователь 11 по входной комбинации 010111 формирует сигналы )4 и 7, а узел 2.— частичное произведение 4М.

Во втором такте кодопреобразователь

l0 по входной комбинации 011111 формирует сигналы g „H ф, чему соответ

prayer частичное произведение (-N 16 а кодопреобразователь 11 по комбинации 101101 - сигналы 3g и Zq, чему соответствует частичное произведение

8М 16.

В третьем такте коцопреобраэователь

1 0 по комбинации 01 1 1 1 1 формирует сигналы Ч»„ и й,, чему соответствует частичное произведение (-M) 256, а кодЬпреобразователь 11 по комбинации

100000 выдает сигнал у, чему соответствует частичное произведение

8М 256. Суммарное произведение равно М +4M — M 10 + 8М 16 М.256+

+8М + ЗМ.256 = 1909 M.

Введение в устройство новых элементов и изменение организации связей позволяет выполнять умножение одновременно на четыре разряда двухрядного кода множителя. С.учетом некоторого увеличейия времени формирования кратных и суммирования частичных произведений быстродействие данного устройства в

1,4 раза выше быстродействия прототипа.

Формула изобретения

Устройство для умножения, содержаmeB регистр множимого, два регистра множителя, регистры поразрядных сумм и поразрядных переносов, узел формирования кратных множимого, трехвходовой сумматор с запоминанием переносов, узел задержки, причем выход регистра множимого соединен со входом узла формирования кратнык множимого, выход зла формирования кратных множимого соединен с первым входом треквходового

Фумматора с запоминанием переносов, выкод регистра поразрядных сумм соединен со вторым входом треквкодового сумматора и со входом первого регистра множителя, выход регистра пс,"эрядных переносов соецинен с третьим входом трехвхоцового сумматора и со вхоцом второго регистра множителя, о т л и ч а ющ е е с я тем, что, с целью увеличения быстродействия, в него введены два кодопреобразователя, второй узел формирования кратных множимого и второй трехвходовой сумматор с запоминанием переносов, причем выходы младшей пары разрядов первого и второго регистров множителя соединены с первым и вторым входами первого кодопреобразователя, . выхоцы следующей пары разрядов первого и второго регистров множителя соединены с первым и вторым входами второго кодопреобразователя, первые выходы первого и второго кодопреобразователей соединены с управляю дими входами первого и второго узлов формирования кратных MHDKHMol о соответственно, второй выход первого кодопреобраэователя соеди-,. нен с третьим входом второго кодопреобоазователя, вторсй выход второгс кодофреобразователя через узел зацер>кки сое7761 12 динен с третьим входом первого кодопреобразователя, выходы поразрядных сумм и поразрядных переносов первого трехвхоцового сумматора соединены соответственно с первым и вторым вхоцами вто-

5 рого трехвходового сумматора, третий вход второго трехвходового сумматора соединен с выходом второго узла формирования кратных множимого, выходы по10 разрядных сумм и поразрядных переносов второго трехвходового сумматора соединены со входами регистров поразрядных сумм и псразрядных переносов соответст, вечно.

1

Источники информации принчтые во внимание при экспертизе

1. дроздов Е. А., Кома.ркцкий В. А, Петибратов А. П. Электронные вычислительные машины единой системы. M.

Машиностроение.,: 1976; с.. 90-92, е 209-213, 218-233. ,2. Авторское свидетельство СССР, No. 281004, кл. G 06 F 7/39, 1968.

3. Авторское свицетельство СССР по заявке % 2622996, кл. С 06 Г 7/39, 30.05.78 (прототип).

ВНИИПИ Заказ 7196/45

Тираж 751 Подписное

Филиал ППП Патент", г.Ужгород,ул.Проектная, 4