Устройство псевдоделения

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

{u)752337 (61) Дополнительное к авт. свид-ву (51)М. Кл

С 06 F 7/52 (22) Заявлено 31,0778 (21) 2651888/18-24 с присоединением заявки ¹

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 300780.Бюллетень H@ 28

Дата опубликования описания 300780 (53) УДК 681.325 (088. 8) (72) Автор изобретения

A.Н. Чуватин

Кировский политехнический институт (71) Заявитель (54) УСТРОЙСТВО ПСЕВДОДЕЛЕНИЯ

Изобретение относится к цифровой вычислительной технике и может применяться в составе арифметических устройств цифровых вычислительных машин при вычислении элементарных функций.

Известны устройства, реализующие операцию псевдоделения при вычислении элементарных функций Y = 1/Х, Y = 8og Х, Y = (Х и содержащие ре- 1О гистры, сумматоры и узлы сдвига (1) и (2).

Известные устройства обладают ограниченным быстродействием с временем реализации операции . псевдоде- 15 ления пропорциональным п с, где ь — задержка на одноразрядном сумматоре и на элементе типа И-ИЛИ.

Наиболее близким по технической сущности к предлагаемому изобре- 20 тению является устройство псевдоделения, содержащее первый и второй регистры, первый и второй сумматоры, первый узел сдвига, причем выходы первого регистра подключены к первым 25 входам первого сумматора, выходы сумм которого подключены к входам первого регистра, выходы второго регистра подключены к вторым входам первого сумматора, к входам первого 3Q узла сдвига и к первым входам второго сумматора, выходы сумм которого подключены к входам второго регистра, выходы первого узла сдвига подключены к вторым входам второго сумматора (2) .

Устройство псевдоделення выполняет операцию псевдоделения путем реализации рекуррентных соотношений I А; 2{А; — g.В ), ;.1= В;;й„г В;, Ы п ь,; = sign А;, 1 — X, B1=,X, 1

1, 1, 2, 2,...,п — 1, п1 FßI 1 ig

Устройство работает, цйклически. Каждая итерация повторяется дважды, т.е. используются двойные шаги для сходимости вычислительного процесса.

Однако, известное устройство обладает ограниченным быстродействием, поскольку число исполняемых итераций пропорционально и и на каждой исполняемой итерации необходимо выполнить операцию сложения (вычитания) с распространением переносов на и разрядов.

Цель изобретения — увеличение быстродействия устройства псевдоде752337

20

30

40

50

65 ления эа счет устранения переносов на и разрядов на каждой исполняемой итерации.

Поставленная цель достигается тем, что в устройство псевдоделения, содержацее первый и второй регистры, первый и второй сумматоры, первый узел сдвига, причем выход первого регистра подключен к первому входу парного сумматора, выход сумм которого подключен к входу первого регист ру, выход второго регистра подклюЧен к. второму входу первого сумматора, к входу первого узла сдвига и к первому входу второго сумматора, выход сумм которого подключен к входу второго регистра, выход первого узла сднига подключен к второму входу второго сумматора, введены третий и четнертый регистры, второй узел сдвига и третий сумматор, причем выход третьего регистра подключен к третьему входу первого сумматора, выход переносов которого подключен к входу третьего регистра, выход четвертого регистра подключен к четвертому входу первого сумматора, к входу второго узла сдвига и к третьему входу второго сумматора, выход переносов которого подключен к входу четвертого регистра, выход второго узла сдвига подключен к четвертому входу второго сумматора, выход суммы старших разрядон первого сумматора подключен к первому входу третьего сумматора, а выход переносов старших разрядов первого сумматора подключен ко второму входу третьего сумматора.

На чертеже показана структурная схема устройства псевдоделения.

Устройство содержит первый регистр

1, второй регистр 2, первый сумматор 3, второй сумматор 4, первый узел 5 сдвига, третий регистр б, четвертый регистр 7, второй узел 8 сдвига, третий сумматор 9 (с параллельным переносом).

Устройство выполняет операцию псевдоделения путем реализации рекуррентного соотношения (2) я =И(+Ц;3 И;, 51 я P = фп Д. где i = 1,1, 2,2,...,ос-1rcC 1.с(. сС,с(,, с(,+1,0(. +1, ° °, 2 с4 -1, 2д. -1, 2 с6 2с6

2 2с + 1 2сс+ 1,..., Зсс- 1, 3сс 1 Зсс, Зсс, Зсс Зсс + 1

Зсс + 1,..., n — 2, n — 2, n — 1, п-l п-1, d- =-(m-1)/2,A = 1 — Х,, (-1, Ь .- =-1.

m - количество разрядов третьего сумматора 9 меньше разрядности устройОТВИ Д, Устройство работает циклически.

При этом первый регистр 1.работа. ет одновременно с третьим регистром

6, второй регистр 2 — с четвертым регистром 7, первый узел 5 сдвига со вторым узлом 8 сдвига.

На 1-ой итерации код поразряд- ных сумм величин А< с выходов первого регистра 1 поступает на первые входы первого сумматора 3, код переносов величины А, с выходов третьего регистра 6 — на третьи входы первого сумматора 3. Код поразряд-ных сумм величины В; с выходов нто рого регистра 2 поступает на вторые, входы первого сумматора 3, на входы первого узла 5 сдвига и на первые входы нторого сумматора 4. Код переносов величины B с выходов четнертого регистра 7 поступает на четвертые входы первого сумматора

3, на входы второго узла сдвига 8 и на третьи входи второго сумматора 4. В первом узле 5 сдвига проис— ходит сдвиг кода поразрядных сумм величины В. на 2; разрядон вправо, н результате на выходах первого узла 5 сдвига образуется код пораэ— рядных сумм величины 2 В;, который поступает на вторые входы второго сумматора 4. Во втором узле 8 сдвига происходит сдвиг кода переносов величины В; на 2; разрядов вправо.

B результате на выходах второго узла 8 сдвига образуется код переносон величины 2 В;, который поступает на четвертые входы второго сумматора 4. B первом сумматоре 3 н зависимости от значения неличины ) ; происходит операция сложения и вычитания величины А; и В<,представленных н двухрядном коде, и на выходах первого сумматора 3 образуется .величина (A; — Ф В; ), т.е. на 7 1 выходах сумм первого сумматора 3 образуется код поразрядных сумм величинь (A; — g „B; ), а на выходах переносов перво ro сумматора 3 образуется код переносов величины (A< — p, B;). Код поразрядных сумм величины (A < — g, В;) с выходов сумм первого сумматора 3 поступает со сдвигом влево на один разряд на входы первого регистра 1,в результате в первом регистре 1 оказывается код поразрядных сумм величины

А;, = 2 (А; — Ц; В ) . Код переносов величины (A — p; В; ) с выходов переносов первого сумматора 3 поступает со сдвигом влево на два разряда на . входы третьего регистра б, в результате в третьем регистре 6 оказывается код переносов величины A;, =

2(A . †)-; В;). Таким образом,н первом регистре 1 и в третьем регистре

6 оказывается величина А;,3 — — 2(A;

-Ю В ), представленная в двухряд-.

)1 ном коде. Старшие m раэрядон кода поразрядных сумм величины (А -Ц;B ) с выходов сумм старших m раэрядон первого сумматора 3 поступают на первые входы третьего сумматора 9.

752337

Старшие m разрядов кода переносов величины (А, — ; В;) с выходов переносов старших m разрядов первого сумматора 3 поступают со сдвигом влево на один разряд на вторые входы третьего сумматора 9. В третьем сумма- 5 торе 9 происходит операция сложения старших m разрядов кода поразрядных сумм и кода переносов величины (A; — E; B<), т.е. на выходах третьего сумматора 9 образуется двоичный (() код старших m разрядов величины (A, — ; В;). С выхода старшего (знакового) разряда третьего сумматора

9 снимается очередная цифра псевдочастотного E < . Одновременно во вто- 5 ром сумматоре 4 в зависимости от значения величины . происходит опе - ( рация сложения или вычитания величин В, и 2 В„, представленной в двухрядном коде, т.е. на выходах gp второго сумматора 4 образуется величина (B + ; 2 В;). Поскольку цепи сумм и переносов второго сумматора 4 разделены, то величина (В + g 2 В,) образуется на выходах второго сумматора 4 в двухрядном коде, т.е. на выходах сумм второго сумматора 4 образуется код поразрядных сумм величины (В; + g, 2 B ), а на выходах переносов второго сумматора 4 — код переносов величины (В; + g; 2 В< ). Код поразрядных сумм величины (В; + f, 2 В„) поступает на входы второго регистра 2, в результате во втором регистре 2 оказывается код поразрядных сумм

35 величины В;, = В< + ; 2 В . Код переносов величины (В; + g 2 В; ) поступает со сдвигом влево на один разряд на входы четв е ртого ре гис тра

7, в результате в четвертом регист- 40 ре 7 оказывается код переносов величины B;, = В; + ; 2 В< . Таким образом,BQ втором регистре 2 и в четвертом регистре 7 оказывается величина В i q = В r + (2 В,представлен-45 ная в двухрядном коде. Поскольку определение Е; производится только по m старшим разрядам величины

А,то íà i-ой итерации может возникнуть ошибка величины A q,,которая 5О искажает псевдочастотное. Значение этой ошибки меньше 2 . На (i+1)-ой итерации значение этой ошибки удваивается, т.е. меньше 2.2 . Кроме того, на (i+1)-ой итерации может 55 возникнуть ошибка, значение которой меньше 2 . Поэтому суммарная ошибка на i-ой итерации и (itl) oé итерации меньше 2.2 + 2-и ° После выполнения m итераций ошибочными будут все старшие m разрядов.

Поскольку каждая итерация, повторяется дважды, то для компенсации данной ошибки к -ая, 2ос -ая, Зсс -ая,... итерации повторяются дополнительно еще один раз, где ос = (m — 1)/2.

При этом компенсируется искажение

m старших разрядов.

После,(2n + 2n/(m — 1)) — кратного повторения итераций с выхода старшего (знакового) разряда третьего сумматора будут сняты все цифры псевдочастотного ;

Эффективность изобретения заключается в повышении быстродействия предлагаемого устройства в 5 раз, по сравнению с известным устройством, .аа счет устранения переносов на и разрядов на каждой итерации при выполнении операциЯ сложения и вычи|тания, хотя количество итераций увеличено.

Формула изобретения

Устройство псевдоделения, содержащее первый и второй регистры, первый и второй сумматоры, первый узел сдвига, причем выход первого регистра подключен к первому входу первого сумматора, выход суммы которого подключен ко входу первого регистра, выход второго регистра подключен ко второму входу первого сумматора, к входу первого узла сдвига и к первому в"оду второго сумматора, выход суммы которого подключен ко входу второго регистра, выход первого узла сдвига подключен ко второму входу второго сум- матора, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия за счет устранения переносов на и разрядов на каждой исполняемой итерации,в устройство введены третий и четвертый регистры, второй узел сдвига и третий сумма- тор, причем выход третьего регистра подключен к третьему входу первого сумматора, выход переноса которого подключен к входу третьего регистра, выход четвертого регистра подключен к четвертому входу первого сумматора,,к входу второго узла сдвига и к третьему входу второго сумматора, в ход переноса которого подключен к входу четвертого регистра, выход второго узла сдвига подключен к четвертому входу второго сумматора, выход суммы старших разрядов первого сумматора подключен к первому входу третьего сумматора, а выход переноса старших разрядов первого сумматора подключен ко второму входу третьего сумматора.

Источники информации, .принятые во внимание при экспертизе

1. Байков В.Д., Смолов В.Б. Аппаратурная реализация элементарных функций в ЦВМ. Л., 1975, с. 3-23, с. 67-76.

2. Meggit J.Е. Pseudodivision

and pseudomuItipIication processes. IBM 1 ourna6 Re s, 8 Devel ор, 1962 V.6, 9 2, р. 210 — 226 (прототип).

752337

Составитель В.. Венцель . Редактор И. Нанкина Техред ЯБабурка Корректор Н. Григорук

Эакаэ 4747/8 Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент ., r. Ужгород, ул. Проектная, 4