Устройство псевдоделения

 

САНИЕ

ИЗОБРЕТЕНИЯ

ОП И

Союз Советских

Социалистических

Республик

<»»>752336

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. сеид-ву(22) Заявлено 310778 (2») 2651881/18-24 с присоединением заявки Но (23) ()риоритет

Опубликовано 300780.Бюллетень 28

Дата опубликования описания 300780 (51)М. Кл з

G 06 F 7/52

Государственный комитет

СССР

»»о делам изобретений и открытий (53) УДК 681.Ç25 (088. 8) (72) Авторы изобретения

В.Д. Байков и A.Í. Чуватин (71) Заявитель

Кировский политехнический институт (54) УСТРОЙСТВО ПСЕВДОДЕЛЕНИЯ

=о (p,;-e„- в; =B +М,; 2 е» nE;=signА; », (:

Изобретение относится к цифровой вычислительной технике и может применяться в составе арифметических устройств цифровых вычислительных машин при вычислении элементарных функций.

Известны устройства, реализующие операцию псевдоделения при вычисле. нии Функции Z = arctg (Y/X) и содержащие регистры, сумматоры и узел сдвига временем реализации операции

2л псевдоделения пропорционально и где », — задержка на одноразрядном сумматоре и на элементе типа И-ИЛИ.

Сложность реализации таких устройств 15

»пропорциональна и (1) и (2), Известные устройства обладают ограниченным быстродействиеМ, Наиболее близким по технической 2О ,сущности к предлагаемому изобретению является устройство, содержащее первый и второй регистры, первый и второй сумматоры, первый узел сдвига, .причем выходы первого регистра под- Я5 ключены к входам узла сдвига, и к первым входам первого сумматора, выходы сумм которого подключены со сдвигом влево на один разряд к входам первого регистра, выходы второго регистра

2 подключены к вторым входам первого сумматора и к первым входам второго сумматора, выходы сумм-которого под ключены к входам второго регистра, выходы узла сдвига подключены к вторым входам второго су» в»атора (2) ..

Данное устройство выполняет операцию псевдоделения путем реалиэации рекуррентного соотношения.

C где Ao= Yi Bo=Xi 1 = 0,1,2...,»,n-11

g,АЙ/1 1,М;,= i.

Устройство работает циклически.

Число исполняемых. итераций пропорцио. нально и и на каждой итерации необходимо выполнить операцию сложения (вычитания) с распространением перекосов на и разрядов для определения псевдочастотного ) е;, определяющего операцию сложения и вычитания, которую;необходимо выполнить на следующей итерации. Время реализации операции псевдоделения устройства пропор,ционально т»2 t, что ограничивает его »быстродействие.

752336

Цель изобретения — увеличение быстродействия устройства псевдоделения.

Поставленная цель достигается тем, что в устройство псевдоделения, содержащее первый и второй регистры, первый и второй сумматоры, первый узел сдвига, причем выход первого регистра подключен к нходу первого узла сдвига и к первому входу первого сумматора, выход суммы которого подключен к входу перного регистра, выход второго регистра подключен ко второму входу перного сумматора и к первому входу второго сумматора, выход суммы которого подключен к входу второго регистра, выход первого уэ- . 15 ла сдвига подключен ко второму входу второго сумматора., введены третий и четвертый регистры, второй узел сдвига и третий сумматор, причем выход третьего регистра подключен к входу щ второго узла сдвига и к третьему входу первого сумматора, выход переносов которого подключен к входу третьего регистра, выход четвертого регистра подключен к четвертому входу первого сумматора и к третьему входу второго сумматора, выход переносов которого подключен к входу четвертого регистра, выход второго узла сдвига подключен к четвертому входу второго сумматора, выход суммы старших разрядов первого сумматора подключен к первому нходу третьего сумматора, а выход переносов старших разрядов первого сумматора — к второму входу третьего сумматора.

На чертеже показана структурная схема устройства псевдоделения.

Устройство псевдоделения содержит первый регистр 1, второй регистр 2, первый сумматор 3, второй 4() сумматор 4, первый узел 5 сдвига, третий регистр б, четвертый регистр

7, второй узел 8 сдвига, третий сумматор 9 с параллельным переносом. устройство выполняет операцию 45 псевдоделения путем реализации ре .куррентного соотношения, А;„, =г А;- ;В„) в; =в;+м„.а А; е<фпЦ =sign А;, где 1 = 0,1,2,..., ...,m „- 4,m — 3, m — 2,m — 2,m 1,m, . ° .,2m — б, 2 m — 5, 2m — 4,2m — 4, 2 m — 3, 2m — 2, °, 55 ...,3m — 8, 3m — 7, Зm — б, 3m-б, 3m — 5, 3m-4

n — 3, n — 2, n— - 1, n— - 1;

Ао = r Во = Кг Й„.<(-i,+1(, В„-+g, m - количество разрядов третьего сумматора 9, меньшее разрядности устройств а.

Устройство работает циклическй.

Первый регистр 1 работает одновременно с третьим регистром 6, второй регистр 2 - c четвертым ре- 65 гистром 7, первый узел 5 сдвига со вторым узлом 8 сдвига. На 1-ой итерации код поразрядных сумм величины А, с выходов первого регистра

1 поступает на входы первого узла 5 сдвига и на первые входы первого сумматора 3, код переносов величины А; с ныходов третьего регистра 6 — на входы второго узла 8 сдвига и на. третьи входы первого сумматора 3.

Код поразрядных сумм величины В; с выходов второго регистра 2 поступает на вторые входы первого сумматора 3 и на первые входы второго сумматора 4, код переносов величины

В, с выходов четвертого регистра 7 на четвертые входы первого сумматора. 3 и на третьи входы второго сумматора 4. В первом узле 5 сдвига происходит сдвиг кода поразрядных сумм величины A на 2; разрядов вправо, в результате на его выходах образуется код поразрядных сумм величины 2 Ai, который поступает на, вторые входы второго сумматора 4.

Во втором узле 8 сдвига происходит сдвиг кода переносов величины А;, поступившего на его входы, на 2; разрядов вправо, н результате на его выходах образуется код переносон неличины 2 A который поступает на четвертые входы второго сумматора 4. В первом сумматоре 3 в зависимости от значения величины Ц„. происходит операция сложения или вычитания величины A, и неличины

В;, представленных в двухрядном коде, и на его выходах образуется величина (А; — p,„ В<). Поскольку цепи сумм и переносов первого сумматора 3 разделены, то на выходах сумм, первого сумматора 3 образуется код поразрядных сумм величины (A; — g; В;), а на выходах переносон — код переносов величины (А; — g,; В) Код поразрядных сумм величины (A — Г, „ В<) поступает со сдвигом влево на один разряд на входы первого регистра 1, н резуль.тате в первом регистре 1 оказывается код поразрядных сумм величины

А;+, = 2(A, — p В;). Код переносов велйчины (А; — Ц; В;) поступает со сдвигом влево на два разряда на входы третьего регистра 6, в результате в третьем регистре 6 оказывается код переносов величины A< l = 2 (A — );; В ) . .Старшие

m разрядов кода поразрядных сумм величины (А(— E В; ) с ныходон суви старших m разрядов йервого сумма- тора 3 поступают на первые входы третьего сумматора 9. Старшие m разрядов кода переносов величины (A — g В;) с выходов переносов старших m разрядов первого сумма,тора 3 поступают со. сдвигом влево на один разряд на вторые входы

752336 третьего сумматора 9, в котором производится операция сложения старших m разрядов кода поразрядных сумм и кода переносов величины (A; — ; B;), т.е. на выходах третьего сумматора 9 образуется 5 обычный двоичный код старших m разрядов величины (А; — ) „; В;). С выхода старшего (знакового) разряда третьего сумматора 9 снимается очередная цифра псевдочастотного

Одновременно во втором сумматоре 4 в зависимости от величины происходит операция сложения или вычитания величины В;и 2 2 A представленных в двухрядном коде, т.е. на выходах второго сумматора

4 образуется величина (В; +Ц 2 < А ) .

Поскольку цепи сумм переносов второго сумматора 4 разделены, то на выходах сумм второго сумматора 4 образуется код поразрядных сумм, а 20 на выходах переносов — код переносов величины (B< + Г,; 2 2< A< ) .

Код поразрядных сумм величины (В„+ Я; 2 < А;) поступает на входы второго регистра 2, в результа- 25 те во втором регистре 2 оказывается код поразрядных сумм величины В„

B + g 2 A . Код переносов

-2» величины B + g 2 A c выходов переносов сумматора 4 поступает со 3() сдвигом влево на один разряд на входы четвертого регистра 7, в результате в четвертом регистре 7 оказывается код переносов величины В;».1 =

B + g 2 A<. Таким образом, во З5 втором регистре 2 и в четвертом регистре,7 оказывается величина В;» =

= В; + g< 2 1 < представленная в двухрядном коде. На i-ой итерации .может возникнуть ошибка величины

А;,1, которая искажает псевдочастотное. Значение этой ошибки меньше 2 <и .

На (i + 1)-ой итерации значение этой ошибки удваивается. Суммарная ошибка i-ой и (i + 1)-ой итераций меньше 2 2 +2 < <. После выполнения m итераций ошибочными будут все старшие m разрядов . Для компенсации данной ошибки (m — 1)-ая, 2(m — 1)-ая, 3(m -1)-ая,... итерации повторяются дополнительно еще один раз. При 5О этом компенсируется искажение m старших разрядов.

После (n + n/(m — 1)) -кратного повторения итераций с выхода старшего (знакового) разряда третьего 55 сумматора 9 будут сняты все цифры псевдочастотного Е, .

Эффективность изобретения заключается в поэышеиии быстродействия в 5 раэ, по сравнению с известным устройством, за счет выполнения операции сложения (вычитания) беэ распространения переносов на п разрядов на каждой итерации.

Формула изобретения

Устройство псевдоделения, содержащее первый и второй регистры, первый и второй сумматоры, первый узел сдвига, причем выход первого регистра подключен к входу первого узла сдвига и к первому входу первого сумматора, выход суммы которого подключен к входу первого регистра, выход второго регистра подключен ко второму входу первого сумматора и к первому входу второго сумматора, выход суммы которого подключен к входу второго регистра, выход первого узла сдвига подключен ко второму входу второго сумматора, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия эа счет устранения переносов на п разрядов на каждой исполняемой итерации, в устр<зйство введены третий и четвертый регистры, второй узел сдвига и третий сумматор, причем выход третьего регистра подключен к входу второго узла сдвига и к третьему входу первого сумматора, выход переносов которого подключен к входу третьего регистра, выход четвертого регистра подключен к четвертому входу первого сумматора и к третьему входу второго сумматора, выход переносов которого подключен к входу четвертого регистра, выход второго узла сдвига подключен к четвертому входу второго сумматора, выход суммы старших разрядов первого сумматора подключен к первому входу третьего сумматора, а выход переносов старших разрядов первого сумматора — к второму входу третьего сумматора.

Источники информации, принятые во внимание при экспертизе

1. Байков В.Д., Смолов В.Б.

Аппаратурная реализация элементарных функций в ЦВМ. Л., 1975, с. 3-23, 67-76.

2. Megait J.E. Pseudodivision

and pseudomultip0ication processes. JBM Journal Res, 8 Develop<,,1962, V. 6, М 2, р. 210-226 (прототип).

752336

Составитель В. Венцель

Редактор И. Нанкина Техред Я,Бабурка Корректор Н. Григорук

Заказ 4747/8 Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий, 113035, Москва, Ж-. 35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная; 4