Демодулятор сигналов с фазовой манипуляцией

 

(б1) Дополнительное к авт. свид-.ву (22) Заявлено 251278 (21) 2703795/18-09 с присоединением заявки ¹ (23} Приоритет

Опубликовано „" ) 080 Бголлетень Йо 39

Дата опубликования описания 231080

H L 27/22

Государственный комитет ссс оо дел ам и зоб рете ни и и открытий (53) УД (621. 376..55(088.8) (72) Автор изобретения

A.Ï. Копылов (71) Заявитель (54) ДЕМОДУЛЯТОР СИГНАЛОВ С ФАЗОВОЙ м нипуляцией

Изобретение относится к технике связи и может использоваться в цифровых системах передачи информации: телеметрии, обмена информацией в вычислительных комплексах и т.п, Известен демодулятор сигналов с фазовой манипуляцией, содержащий предварительный фильтр, элемент задержки и последовательно соединенные перемножитель, накопитель и решающий блок (1) .

Однако известный демодулятор имеет недостаточну|о помехоустойчивость.

11ель изобретения - повышение помехоустойчивости.

Поставленная цель достигается тем, что в демодулятор сигналов с фаэовой манипуляцией, содержащий предварительный фильтр, элемент задержки и последовательно соединенные перемножитель, накопитель и решающий блок, введены интегратор, блок сравнения и триггер, выход которого подключен к первому входу перемножителя, вто,.рой вход которого соединен с выходом интегратора и входом блока сравнения, выход которого подключен к первому входу триггера и к входу элемента задержки, выход которого соединен ЗО с вторым входом триггера, а выход предварительного фильтра подключен к входу интегратора.

На чертеже изображена структурная электрическая схема демодулятора сигналов с фазовой манипуляцией.

Демодулятор сигналов с фаэовой манипуляцией содержчт предварительный фильтр 1, интегратор 2, блок

3 сравнения, элемент 4 задержки, триггер 5, перемножитель 6, накопитель 7. и решающий блоМ 8.

Демодулятор работает следующим об" разом.

B момент начала приема информации триггер 5 устанавливается в состояние "1", перемножитель 6 начинает функционировать и производная сигна-ла с выхода интегратора 2 поступает в накопитель 7. В момент времени, когда производная сигнала принимает нулевое значение, срабатывает блок

3 сравнения, переводит триггер 5 в состояние "0", перемножитель 6 запирается и производная прекращает поступать в накопи ель 7. Имп льс блока 3 сравнения запускает также элемент 4 задержки на 3/4 периода повторения сигнала, который не реагирует

773951

Формула изобретения

Составитель Н. Пантелеева

Редактор Т. Киселева Техред Ж. Кастелевич Корректор С. Пекмар

Заказ 7534/81 Тираж 729 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. ужгород, ул. Проектная, 4

> на импульсы, поступающие на его вход до момента появления на выходе задержанного сигнала. Таким образом, через 3/4 периода сигнала на выходе элемента 4 задержки появляется импульс и переводит триггер 5 в состояние "1", производная сигнала вновь начинает поступать в накопитель 7 и т.д. до момента окончания информационной посылки, после чего снимают .отсчет с решающего блока 8 (работающего по обычному правилу: "1", если напряжение на выходе накопителя 7 положительно, "О", если — отрицательно), обнуляют накопитель 7 и.приступают к циклу обработки следующей посылки сигнала.

Следует отметить, что при переходе от одного информационного символа к другому не требуется абсолютно точная фиксация. этого момента, а также установка триггера 5 в единичное состояние.

Использование данного демодулятора по сравнению с известным позволяет в значительной степени упростить приемо-передающее оборудование за счет простоты реализации демодулятора, устранения появления двойных ошибок при одиночных сбоях и применения более простых кодов.

Демодулятор сигналов с фазовой манипуляцией, содержащий предварительный фильтр, элемент задержки ид последовательно соединенные перемножитель, накопитель и решающий блок, о т л и ч а.ю шийся тем, что, с целью повышения помехоустойчивости, введены интегратор, блок сравнения и триггер,.выход которого подключен к первому входу перемножителя, второй вход которого соединен с выходом интегратора и входом блока сравнения, выход которого подключен к первому входу триггера и к входу элемента задержки, выход которого соединен с вторым входом триггера,а выход предварительного фильтра подключен к входу интегратора.

Источники информации, принятые во внимание при экспертизе

1. Бенин П.И. Системы передачи цифровой информации. И., "Советское радио", 1976, с. 151 171.