Устройство асинхронного сопряжения синхронных двоичных сигналов

 

О П И С А Н И Е

ИЗОБРЕТЕНИЯ

Союз Сова,т.СИИХ

Социалистическмх

Республик

К АВТОРСКОМУ СВИ ЕПЛЬСТВУ (6! ) Дополнительное к авт. свид-ву (22) Заявлено 131278 (21) 2695876/18-09 (51) M Кй

Н 04 J 3/08 с присоединением заявки ¹

Государственный комитет

ССС P но делам изобретений н открытий (23) Приоритет

Опубликовано 071280. Бюллетень №45

Дата опубликования описания 17. 12. 80 (53) УДК 621 ° . 394 (088. 8) (72) Авторы изобретения

А.Н.Глухов, О.С.Когновицкий и Ю.В.Ларин

Ленинградский электротехнический институт связи им. профессора М.А.Бонч-Бруевича (71) Заявитель (54) УСТРОИСТВО АСИНХРОННОГО СОПРЯЖЕНИЯ

СИНХРОННЫХ ДВОИЧНЫХ СИГНАЛОВ

Изобретение относится к электросвязи и может использоваться для ввода-вывода синхронных двоичных сигналов в цифровые тракты систем с дельта-модуляцией и импульсно-кодовой модуляцией.

Известно устройство асинхронного сопряжения синхронных двоичных сигналов, содержащее на передающей стороне управляемый распределитель, разрядные выходы которого подключены к первым входам блока памяти, второй вход которого соединен с блоком цикловой синхронизации, а на приемной стороне-последовательно соединенные коммутатор, блок цикловой синхронизации, управляемый распределитель и блок памяти, разрядные входы которо-. го соединены с соответствующими выходами коммутатора, а также блок автоматической подстройки частоты (АПЧ), выход которого подключен к другому входу управляемого распределителя (1), Однако известное устройство не обеспечивает высокой достоверности передачи при возможном поражении в канале служебной информации.

Цель изобретения — повышение точности сопряжения.

Для этого в устройство асинхронного сопряжения синхронных двоичных сигналов, Содержащее на передающей стороне управляемый распределитель, 5 разрядные выходы которого подключены к первым входам блока памяти, второй вход которого соединен с блоком цикловой синхронизации, а на приемной стороне — последовательно соединенные

10 коммутатор, блок цикловой синхронизации, управляемый распределитель и блок памяти, разрядные входы которого соединены с соответствующими выходами коммутатора, а также блок АПЧ, выход которого подключен к другому входу управляемого распределителя, на передающей стороне введены последовательно соединенные блок запуска, счетчик, блок сравнения, кодер и блок прогнозирования, выход которого подключен к другому входу блока сравнения, а дополнительный вход соединен с выходом блока запуска и входами блока цикловой синхронизации и управля25 емого распределителя, дополнительный выход которого подключен к другому входу счетчика, а другой вход управляемого распределителя подключен к цругому выходу блока запуска, а выход кодера подключен к третьему вхо786024

5 I

6G

65 ду блока памяти, а на приемной стороне введены последовательно соединенные декодер и блок прогнозирования, выход которогб подключен к входу блока АПЧ, а другие выходы блока цикловой синхронизации подключены к входам коммутатора и декодера, другой вход которого соединен о дополнительным выходом коммутатора.

На фиг. 1 приведена структурная электрическая схема предложенного устройства, передающая сторона; на фиг. 2 — то же, приемная сторона.

Устройство асинхронного сопряжения синхронных двоичных сигналов содержит блок 1 запуска, управляемый распределитель 2, счетчик 3, блок 4 памяти, блок 5 цикловой синхронизации, блок 6 прогчозирования, блок 7 сравнения, кодер 8, коммутатор 9, блок 10 цикловой синхронизации, декодер 11, блок 12 прогнозирования, блок 13 АПЧ, управляемый распределитель 14, блок 15 памяти.

Устройство работает следующим образом.

Начало работы устройства фиксируется на перецаче моментом совпадения опорного и тактового импульсов в блоке 1 запуска. В частности, это может быть достигнуто с помощью регулируемой линии задержки сигналов-частоты 1с.

Возможна также организация начала работы устройства путем формирования на передающей стороне и передачи на приемной специальной кодовой комбинации начального рассогласования по фазе опорного и тактового импульсов.

Сигнал с выхода блока 1 запуска разрешает работу управляемого распределителя 2, счетчика 3, блока 5 цикловой синхронизации и блока 6 прогнозирования.

Управляемый распределитель 2, тактируемый частотой 1с, представляет регистр сдвига с и+ 1 входом. Запуск его осуществляется опорными импульсами, поступающими с блока 1 запуска

На его выходах тактовые импульсы, число которых между двумя смежными опорными импульсами подсчитывается счетчиком 3, служат импульсами записи синхронного двоичного сигнала в блок 4 памяти. После сравнения фактического,и прогнозируемого числа единичных интервалов в цикле, осуще" ствляемого блоком 7 сравнения, сигнал разности поступает на кодер 8 отклонения от прогноза и в двоичном коде записывается в блоке 4 памяти.

Блок 5 цикловой синхронизации выдает в блок 4 памяти кодовую комбинацию фазирования циклов. Считывание информационных и служебных сигналов из блока 4 памяти осуществляется на частоте н..

Организуемый в канале цикл содержит и единичных интервалов, из которых М используется для информацион5

2S

50 ных посылок, а (N-ь) -единичных интервалов для служебных посылок.

В том случае, когда в цикле сигналов тактовой частоты с оказывается больше или меньше единичных информационных интервалов относительно прогнозируемого числа, то информация о количестве и характере лишних или недостающих единичных интервалов передается на служебных позициях.

На приемной стороне устройства (фиг. 2) коммутатор 9 направляет поступившие из канала сигналы по И соответствующим цепям, из которых И отведено под информационные импульсы а (N- и) — под служебные. Коммутотор 9 управляется блоком 10 цикловой синхронизации.

Служебные сигналы с коммутатора 9 расшифровываются декодером 11, на управляющий вход которого подаются опорные импульсы с блока 10.

Если отклонения числа единичных информационных интервалов в цикле прогноза нет, то блок 12 прогнозирования изменяет тактовую частоту О в соответствии с заранее заданной периодичностью числа единичных информационных интервалов в цикле h,h>3:

Если это отклонение есть, то блок

12 прогнозирования корректирует это число так, чтобы в соответствующем цикле уложилось столько единичных интервалов частоты 1с, сколько в действительности было на передаче в синхронном двоичном сигнале. Корректировку тактовой частоты fz (по заданному числу единичных интервалов в цикле на передаче) осуществляет блок 13 АПЧ. Работа этого блока организуется таким образом, чтобы тактовая частота У менялась от цикла к циклу в соответствии с прогнозированием числа единичных информационных интервалов в данном и последующих циклах. Вследствие этого дополнительная коррекция частоты с потребуется только в тех случаях, когда и отлично от прогнозируемого.

Управляемый распределитель 14 тактируется восстановленной частотой, запускается опорными импульсами из блока 10.

Информационные выходы коммутатора

9 соединены со входами блока 15 памяти.

С помощью управляемого распределителя 14 блок 15 памяти выдает восстановленный синхронный двоичный сигнал.

В тех случаях, когда в некотором цикле происходит сбой числа единичных информационных интервалов, то периодичность последовательности

hpt3a дальнейшем остается неизменной, это равнозначно смещению последовательности и,и +< на один шаг вправо или влево на числовой оси по отношению к прогнозируемому положению. Что736024 бы сфазировать в данном случае прогнозируемую и фактическую последовательности, в устройстве может быть применен корректируемый прогноз. Суть его заключается в том, что блок 12 прогнозирования на передаче анализирует фаэовое соответствие периодичности прогнозируемой и фактической последовательности И, И Т 1 и, в случае необходимости, корректирует прогноз. Информация об этой коррекции передается на приемную сторону устройства на свободных служебных пози,циях.

Предложенное устройство сопряжения синхронных двоичных сигналов позволяет повысить достоверность передачи 5 по сравнению с прототипом. В случае безызбыточного кодирования служебной информации в предложенном устройстве требуется для этого два единичных служебных интервала, тогда как в 20 прототипе — три.

Формула изобретения

Устройство асинхронного сопряжения 5 синхронных двоичных сигналов, содержащее на передающей стороне управля- емый распределитель, разрядные выходы которого подключены к первым входам блока памяти, второй вход которо- 30 го соединен с блоком цикловой синхронизации, а на приемной. стороне — последовательно соединенные коммутатор, блок цикловой синхронизации, управляемый распределитель и блок памяти, разрядные входы которого соединены с соответствующими выходами коммутатора, а также блок АПЧ, выход которого подключен к другому входу управляемоГо распределителя, о т л и ч а в щ е е с я тем, что, с целью повышения точности сопряжения, на передающей стороне введены последовательно соединенные блок запуска, счетчик, блок сравнения, кодер и блок прогнозиро-. вания, выход которого подключен к другому входу блока сравнения, а до-, полнительный вход соединен с выходом блока запуска и входами блока цикловой синхронизации и управляемого распределителя, дополнительный выход которого подключен к другому входу счетчика, а другой вход управляемого распределителя подключен к другому выходу блока запуска, а выход кодера подключен к третьему входу блока памяти,,а на приемной стороне введены последовательно соединенные декодер и блок прогнозирования, выход которого подключен к входу блока АПЧ, а другие выходы блока цикловой синхронизации подключены к входам коммутатора и декодера, другой вход которого соединен с дополнительным выходоМ, коммутатора.. Источники. информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 510792 кл. Н 04 J 3/00, 1974 (про- тотип).

786024

Составитель В.Маврин

Редактор С.Титова Техред М.Рейвес Корректор С. Шекмар

Эаказ 8865 60 . Тираж 729 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 филиал ППП "Патент, r. Ужгород, ул. Проектная, 4