Приемник дискретной информации

 

WKCOIO3HA> э

О П И C А Н. Й"В

ИЗОБРЕТЕНИЯ « 783040.

Союз Соввтскик

Социалистических

Республик

К АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ (61) Дополнительное к ввт. сеид-ву (22) Заявлено 011178 (21) 2680948/18-09 с присоединением заявки ¹ (23) Приоритет

Опубликовано 071280. Бюллетень ¹ 45

Дата опубликования описания 071280 (51) м„кл.э

Н 04 L 17/16 .

Государственный комитет

СССР по делам изобретений и открытий (53) УДК621.394. .62(088.8) (72) Авторы изобретения

Е.Б. Бродская, A.П. Чурус и E.Ë. Спиваковский (71) Заявитель (54) ПРИЕМНИК ДИСКРЕТНОЙ ИНФОРМАЦИИ

Изобретение относится к технике связи и может быть использовано для циклового фазирования аппаратуры передачи дискретной информации.

Известен приемник дискретной информации, содержащий два элемента

И, распределитель, блок счетчиков и накопитель, выход которого подключен ко входу блока обнаружения ошибок (1), Однако достоверность работы такого приемника недостаточна

Цель изобретения — повышение достоверности работы.

Для этого в приемник дискретной информации, содержащий два элемента

И, распределитель, блок счетчиков и накопитель, выход которого подключен ко входу блока обнаружения ошибок, введены основной и дополнитель, ные логические блоки, элемент ИЛИ, триггер и блок синхронизации, выходы которого подключены ко входам элемента ИЛИ, выход которого соединен со входом триггера и первым входом основного логического блока, первый выход. которого подключен ко входу распределителя. Первый выход распре.делителя соединен е первым входом .

2 первого элемента И, второй вход которого соединен с выходом триггера и первым входом второго элемента И, второй вход которого соединен с од5 ним из входов блока синхронизации и вторым выходом распределителя.Третий выход распределителя подключен к первым входам дополнительных логических блоков, вторые входы которых

1О соединены со вторым выходом основного логического блока, второй вход которого соединен с третьим входом второго элемента И, третьими входами дополнительных логических блоков, 15 выходом блока обнаружения ошибок и с другими входами блока синхронизации, дополнительные входы которого соединены с первыми выходами блока счетчиков, вторые выходы которых

2Q подключены к соответствующим входам основного и дополнительныХ логических блоков, тактовые входы которых соединены со входом накопителя. Входы блока счетчиков соединены с пер25 выми выходами дополнительных логических блоков, .а вторые выходы соответствующих дополнительных логических блоков подключены к четвертым входам соответствующих дополнительЗр ных логических блоков.

786040

На чертеже приведена структурная электрическая схема предложенного приемника.

Приемник дискретной информации содержит накопитель 1, блок 2 обнаружения ошибок, основной логический блок 3, распределитель 4, дополнительный логический блок 5, блок 6 счетчиков, блок 7 синхронизации,элемент 8 ИЛИ, триггер 9, два элемента

10 и 11 И.

Приемник дискретной информации работает следующим образом.

Информация поступает в n.=-разрядный накопитель 1, из которого с каждым тактом передается в блок 2 обнаружения ошибок, где к соответствующей П -элементной комбинации прибавляется образующий смежного класса

С, а затем определяется синдром результирующей комбинации. Если полученный таким образом синдром равен нулю, .блок 2 обнаружения ошибок выдает сигнал.

Как только в блоке 2 будет получен первый нулевой синдром, сработает основной логический блок 3 и тактовые импульсы начнут поступать на распределитель 4.

За время следования т л -элементных комбинаций после запуска распределителя 4 блок 7 синхронизации подсчитывает число нулевых синдромов на анализируемой позиции и выдает сигнал о наличии или отсутствии синхронного состояния.

Если в течение этого периода появится нулевой синдром на какойнибудь другой позиции, то сработае дополнительный логический блок 5, и в течение следования & n -элементных комбинаций после запуска блока

6 счетчиков блок 7 синхронизации подсчитывает число нулевых синдромов на анализируемой позиции и выдает сигнал о наличии или отсутствии синхронного состояния на этой позиции.

Если по окончании времени анализа 1ъ комбинаций после запуска распределителя 4 соответствующий логический блок выдаст сигнал о наличии синхронного состояния, то срабатывает триггер 9 и производится сброс на нуль. С первым импульсом с распределителя 4 выдается сигнал,и информация с накопителя 1 совместно с сиг налом "Верно" (Неверно) начинает поступать к получателю.

Если же по окончании времени анализа щ комбинаций после запуска распределителя 4 соответствующий логический блок не выдает сигнал о наличии синхронного состояния, то распределитель 4 продолжает работу в первоначальном режиме, а соответствующий логический блок начинает анализировать следующие щ комбинаций.

Если сработал блок 6 счетчиков, логический блок 3 прекращает пропускать тактовые импульсы на распределитель 4 (до прихода первой комбинации с нулевым синдромом, принадлежащей позиции, не входящей в число анализируемых блоком 7 синхронизации), рас" пределитель 4 и блок 7 синхронизации устанавливается в нулевое состояние.

Если за время анализа vn комбинаций после запуска блока б счетчиков . блок 7 синхронизации выдает сигнаЛ подтверждения (сигнал о наличии синхронного состояния), включается триггер 9, производится сброс на нуль и отключение, запускается распределитель 4, выдается сигнал с первым импульсом с распределителя

1$ 4 и информация с накопителя 1 совместно с сигналом ".Верно" (Неверно) начинает поступать к получателю. наций после запуска блока б счетчи36 ков блок 7 синхронизации не выдает

59

$5

Если же за время анализа ю комбисигнал подтверждения, то блок 6 счетчиков прекращает выдавать тактовые импульсы (до прихода первой комбинации с нулевым синдромом, принадлежащей позиции, не входящей в число анализируемых блоком 7 синхронизации) и производится установка на нуль.

Формула изобретения

Приемник дискретной информации, содержащий два элемента И, распределитель, блок счетчиков и накопитель, выход которого подключен ко входу блока обнаружения ошибок, о т л и ч а ю шийся тем,.что, с целью повышения достоверности, введены основной и дополнительные логические блоки, элемент ИЛИ, триггер и блок синхронизации, выходы которого подключены ко входам элемента ИЛИ, выход которого соединен со входом триггера и первым входом основного логического блока, первый выход которого подключен ко входу распределителя, первый выход которого соединен с первым входом первого элемента И, второй вход которого соединен с выходом триггера и первым входом второго элемента И, второй вход которого соединен с одним из входов блока синхронизации и вторым выходом распределителя, третий выход которого подключен к первым входам дополнительных логических блоков,вторые входы которых соединены со вторым выходом основного логического блока, второй вход которого соединен с третьим входом второго элемента И, третьими входами дополнительных логических блоков, выходом блока обнаружения ошибок и с другими входами блока синхронизации, дополнительные входы которого соединены с первыми выходами блока счетчиков, вторые вы786040

Составитель A. ЕроФеев

Редактор Л. Утехина ТехредМ.Табаковнч Корректор С. Щомак

Заказ 8866/61 Тираж 729 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретения и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 ходы которых подключены к соответствующим входам основного и дополнительных логических блоков, тактовые входы которых соединены со входом накопителя, причем. входы блока счетчиков соединены с первыми выходами, дополнительных логических блоков, а вторые выходы соответствующих дополнительных логических блоков подключены к четвертым входам соответствующих дополнительных логических блоков.. Источники информации, принятые so внимание при зкспертиэе

1. Авторское свидетельство СССР

9 464979, кл. Н 04 L 1/10, 1973 (прототип).