Устройство для сопряжения процессоров с каналами ввода- вывода

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<»i7 89987 (61) Дополнительное к авт. свид-ву

<51) М. Кл. (22) Заявлено 13.12,78 (21) 2695364/18-24 с присоединением заявки ¹ (23) Приоритет

С 06 Р 3/04

Государственный комитет

СССР во делам изобретениЯ и открытий

Опубликовано 231280. Бюллетень йо 47

Дата опубликования описания 231280 (53) УДК681. 325

i088.B j (72) Авторы изобретения (71) Заявитель 54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ПРОЦЕССОРОВ

С КАНАЛАМИ В ВОДА-ВЕ1ВОДА

Изобретение относится к вычислительной технике и может быть использовано .при построении многопроцессорных вычислительных систем с общим парком каналов.

Известны устройства для сопряжения каналов ввода-вывода и процессора, содержащие блок обработки запросов и приоритета, блок приема команды и организации прерывания, блок фиксации ситуации и тестов локализации неисправностей 313 .

Недостатком этих устройств являются ограниченные функциональные возможности, вследствие чего невозможна работа каналов ввода-вывода более, чем одним процессором, что не позволяет организовать быстродейст» вующую связь между процессорами и общим полем внешних устройств при органиэации многопроцессорной вычислительной системы.

Наиболее близким к данному по сущности технического решения является устройство для сопряжения однородных вычислительных систем, содержащее блок коммутации, первый и второй вход-выход которого являются соответствующими входами-выходами связи с соседними устройствами, третий ЗО вход-выход соединен с первым входомвыходом блока передачи, а первые вход и выход — с соответствующими входами и выходом блока настройки, группа вы ходов и входов которого являются соответствующими выходами и входами устройства, а второй выход подключен к первому входу блока управления, группа входов которого является группой входов устройства, а первые вход и выход cîåäèíåíû с соответствующими выходом и входом блока передачи, причем блок настройки содержит элементы ИЛИ, ИЛИ-НЕ, дешифратор адреса, соединенный с выходом регистра сдвига, вход которого соединен с выходом коммутатора, входы которого являются соответствующими вхоцами блока настройки, а блок управления включает коммутатор, счетчик, дешифратор и элементы И 12) .

Недостаток этого устройства — его сложность и большой объем оборудования, необходимый для работы.

Цель изобретения — сокращение аппаратурных затрат.

Поставленная цель достигается тем, что в каждый блок связи устройства, содержащего И блоков связи, каждый из когорых включает гри коммутатора

А.П.Запольский, В.М.Пронин, В.B.Êàðïåé÷èê и Б.В.Цесин

789987 и дешифратор режима, введены триггер режима, шифратор адреса и регистр, причем первый вход и выход первого коммутатора являются соответственно первым входом и вторым выходом блока связи, выход второго коммутатора является первым выходом блока связи,первый вход соединен со вторым входом блока связи, первыми входами шифратора адреса и третьего коммутатора и входом дешифратора режима, выходом подключенного ко входу триггера, выходы которого соединены соответственно со вторым и третьим входами шифратора адреса, выходом подключенного ко входу регистра, выходы которого соединены соответственно со вторыми j$ входами коммутатбров, третьи выходы которых подключены к третьему входу блока связи и четвертому входу шифратора адреса, четвертый вход и выход третьего коммутатора соединени соответственно с первым входом и третьим выходом блока связи,. первые и вторые входы и выходы которого являются соот» ветствующими входами и выходами устройства, "ðåòèé выход -го блока связи соединен с третьем входом +

+ 1-ro блока связи, третий выход М-ro блока связи соединен с третьим входом первого блока связи / = 1 Nl.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 — функциональная схема узла местного управления.

Устройство содержит блоки 1 связи, каждый из которых включает три коммутатора 2,3,4 и узел 5 местного З5 управления, содержащий четырехразряд; ный регистр 6, шифратор 7 адреса, дешифратор 8 режима и триггер 9 режима. Блок 1 связи предназначен для связи процессора с группами каналов 4р ввода-вывода, узел 5 местного управления — для управления коммутаторами.

Первые вход и выход каждого блока 1 связи подключаются соответственно к выходным и входным шинам одной группы каналов ввода-вывода, а вторые вход и выход - соответственно к выходной и входной шине однбго из процессоров. Регистр 6 предназначен для фиксации состояния коммутаторов

2,3,4 блока 1 связи, шифратор 7 служит для формирования адреса направления потока информации между процессорами и группами каналов под управлением любого процессора. Дешифратор

8 предназначен для опознания адреса, 55 поступающего из процессора,непосредственно не соединенного с данным блоком 1 связи, с номером процессора, соединенного с этим же блоком 1 связи.

Устройство работает следующим gp образом.

Возможны .3 режима работы устройства.

1.. Обмен процессора с соответствующей ему группой каналов, При этом триггер 9 сброшен, что обеспечивает занесение через шифратор 7 кода, который устанавливает второй и четвертый и сбрасывает первый и третий разряды регистра 6. Через коммутатор 2 осуществляется передача информации иэ группы каналов на первые входы блока вязи и далее на входную шину процессора, а через коммутатор 3- передача информации иэ процессора на второй вход блока связи и далее на входную шину группы каналов,а также возможна передача информации с третьего выхода предыдушего блока 1 связи через коммутатор 4 на третий вход последующего блока 1 связи.

2. Обмен между процессором и группой каналов ввода-вывода, подключенной к блоку 1 связи другого процессора. Для переключения в такой режим работы управляющая системная программа, если ни один из процессоров системы не обменивается информацией с группой каналов ввода-вывода, подключенных к блоку 1 связи другого процессора, а также если нужная группа каналов не занята обменом информацией с соответствующим процессором, выдает команду одному из процессоров осуществить переключения в своем блоке 1 связи, а также в блоке 1 связи, к которому подключена нужная группа каналов. Для этого получивший команду процессор в связанном с ним блоке 1 связи устанавливает первый и сбрасывает второй, третий и четвертый разряды регистра 6. Таким образом становится возможной передача информации с третьего выхода предыдущего блока связи через коммутатор 2 на входную шину процессора и передача с выходной шины процессора через коммутатор 4 на третий вход последующего блока связи. Все остальные блоки

1 связи в этот момент находятся в состоянии, определяемом и. 1. Далее получивший команду процессор выдает адрес требуемой группы каналов, ко-.ч торый последовательно проходит через коммутаторы 4 каждого блока 1 связи и анализируется дешифраторами 8 каждого из блоков 1 связи. Дешифратор

8, опознавший свой адрес, выдает сигнал, устанавливающий триггер 9, тем самым позволяя управлять установкой регистра б через шифратор 7 процессору, выдавшему адрес. Затем этот процессор выдает сигналы, которые, последовательно проходя через блоки 1 связи, устанавливают третий разряд и сбрасывают первый, второй и четвертый разряды .регистра 6 в выбранном блоке 1 связи. При этом становится возможной связь между выходной шиной группы каналов через коммутатор 4 с третьим входом последующего блока 1 связи, а также связь между третьим выходом предыдущего блока 1 связи через коммутатор 3 со входной шиной

789987 группы каналов. После окончания обмена процессор, управляющий обменом, переводит блоки 1 связи в исходное состояние, определенное в и. 1 обратном порядке.

3. При выходе.из строя одного иэ процессоров системы управляющая системная программа выдает команду любо у исправному процессору осуществить отключение неисправного процессора от системы ввода-вывода. Процессор, получивший команду, производит в связанном с ним блоке 1 связи переключения, описанные в п. 2, и выдает через коммутатор 4 адрес требуемой группы каналов, который анализируется дешифраторами 8 каждого из блоков 1, 35

Дешифратор 8, опознавший свой адрес, выдает сигнал, устанавливающий триггер 9, позволяя управлять установкой регистра 6 через шифратор 7 процессору, выдавшему адрес. Затем этот про-2О цессор выдает сигналы, которые, последовательно проходя через блоки 1 связи, устанавливают четвертый разряд и сбрасывают остальные разряды регистра 6 в выбранном блоке 1 связи.

При этом процессор, связанный с выбранным блоком 1 связи, отключается от работы с каналами, и остается возможной передача информации с третьего выхода предыдушего блока 1 связи через коммутатор 4 на третий вход пос- 30 ледующего за выбранным блока 1 связи.

Установление связи между группой каналов, соответствующих неисправномупроцессору, с любым процессором для обмена информацией производится ана- 35 логично описанному в п. 2. После восстановления неисправного процессора он подключается к системе ввода-вывода в порядке, обратном его отключению. 40

Таким образом, предлагаемое устройство по сравнению с известным имеет меньший объем оборудования при использовании в системах с переменным числом процессоров за счет исключения в известном устройстве общего для всех каналов оборудования, которое проектируется с учетом подключения максимального числа процессоров. Кроме того увеличена пропускная способность системы ввода-вывода за счет введения отдельных обменных магистралей между процессорами и принадлежащими им группами каналов ввода-вывода через сОютветствующие блоки связи, при этом обмен любого из процессоров с не принадлежащей ему группой каналов обеспечивается через одностороннюю магитраль, связывающую блоки свя эи.

Формула изобретения

Устройство для сопряжения процессоров с каналами ввода-вывода содер. жащее М блоков связи, каждый иэ кото:рых включает три коммутатора и дешифратор режима, о т л и ч а ю щ е ес я тем, что, с целью сокращения аппаратурных затрат, в каждый блок введены триггер режима, шифратор адреса и регистр, причем первый вход и выход первого коммутатора являются соответственно первым входом и вторым выходом блока связи, выход второго коммутатоа является первым выходом блока язи, первый вход соединен со вторым входом блока связи, первыми входами шифратора адреса и третьего коммутатора и. входом дешифратора режима, выходом подключенного ко входу триггера, выходы которого соединены соответственно со вторым и третьим входами шифратора адреса, выходом подключенного ко входу регистра, выходы которого соединены соответственно со вторыми входами коммутаторов, третьи выходы которых подключены к третьему входу блока связи и четвертому входу шифратора адреса, четвертый вход и выход третьего коммутатора соединены соответственно с первым входом и третьим выходом блока связи, первые и вторые входы и выходы которого являются соответствующими входами и выходами устройства, третий выход i -ro блока связи соединен с третьим входом с 1 + 1-ro блока связи, третий выход М-ro блока связи соединен с третьим входом первого блока связи /l = 1, М/.

Источники информации, принятые во внимание при экспертизе

1. Вопросы радиоэлектроники, сер.

ЭВТ, вып. 1, 1973.

2. Авторское свидетельство СССР по заявке Р 2688967/18-24, кл. G06 С 3/04, 21.11.28 (прототип).

789987

Составитель В.Вертлкб

Редактор В.Парасюн Техред Н.Ковалева Корректор Ю.Макаренко

Заказ 9041/50 Тираж 751 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений-и открмтий

113035, Москва, Ж-35. Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4