Двухразрядный сумматор в коде"m из

 

ОПИ-С"А Н И Е

ИЗОБРЕТЕНИЯ

СОюз СФбетских

Социалистических

Республик (11)798828

- К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. сеид-ву (22) Заявлено 09.1178 (21) 2681286/18-24 (51)М. Клз с присоединением заявки Но

0 06 Р 7/50

Государствеииый комитет

СССР ио делам изобретеиий и открытий (23) Приоритет

Опубликовано 230181. Бюллетень Йх 3 (53) УДК 681. 325 (088. 8) Дата опубликования описания 230 131 (72) Автор изобретения

В ° А. Гуменюк

Киевский ордена Трудового Красного Знамени институт инженеров гражданской авиации (71) Заявитель (54) ДВУХРАЗРЯДНЫЙ СУММАТОР В КОДЕ M ИЗ N""

Изобретение относится к вычислительной технике и предназначено для сложения чисел, представленных в коде М из N

Известен сумматор, работающий в пятерично-двоичном коде, содержащий первую и вторую группы входов для подачи первой и второй групп параллельных сигналов, представляющих десятичные цифры, в соответствии с нор- 10 мальной числовой формой записи. Преобразующее устройство состоит из большого числа элементов И, ИЛИ и осуществляет преобразование сигналов с первой и второй групп входов иэ дво- 15 но-десятичной. системы в пятеричнооичную. Матрица сумматора, содержащая емкостные элементы для селективной связи выходов элементов И и

ИЛИ, предназначена для получения сиг- 20 напов суммы (1) .

Недостатком данного устройства является большое количество оборудования.

Наиболее близким по технической . сущности к предлагаемому является десятичный двухразрядный сумматор в коде 2 из 5, содержащий блок мест ного управления, преобразователи кодов операндов младшего и старшего З0 разрядов, матрицы сложения младшего и старшего разрядов, блок коррекции младшего и старшего разрядов, блоки переноса младшего и старшего разрядов соответственно, шифратор младшего разряда, блоки выдачи старшего разряда суммы (2).

Недостатком, такого сумматора является малое быстродействие. Цель изобретения - повышение быстродействия двухраэрядного сумматора.

Поставленная цель достигается тем, что в двухразрядный сумматор, содержащий две матрицы сложения младших и старших разрядов, блоки переносов младших и старших разрядов, входы которых подключены к первым группам выходов соответственно матрицы сложения младших разрядов и матрицы сложения старших разрядов, шифратор младших разрядов суммы и блок выдачи старших разрядов суммы, первые входы которых подключены к выходам блока переноса младших разрядов, а выходы являются первой группой выходов устройства, введены блок выдачи младших разрядов суммы, первая группа входов которого подключены к группе выходов шифратора младших разрядов суммы, входы которого под798828 ключены к второй группе выходов матрицы сложения младших разрядов, шифраторы старших разрядов, группы входов которых подключены к группе выходов матрицы сложения старших разря1 ов, а выходы соединены с вторыми руппами входов соответствующих блоков выдачи старших разрядов суммы, блоки контроля старших и младших разрядов, причем две группы входов блока контроля младаих разрядов янляются первой и второй группами входов устройства, а первый и второй ныходы подключены соответственно к второму и третьему входам блока выдачи млацШего разряда суммы, выходы которого являются второй группой выходов 35 устройства, первая и вторая группы входов блока контроля старших разрядов являются соответственно третьей и четвертой группами входов устройства, а первый и второй выходы подклю- 2О чены соответственно к третьим и четвертым входам блоков выдачи старших разрядов сумма, первые и вторые группы входов матрицы сложения младших разрядов являются соответственно пятой и шестой группами входов устройства, а первая и вторая группы входов матрицы сложения старших разрядов являются соответственно седьмой и восьмой группами входов устройства, первый и второй выходы блока переноса старших разрядов являются сооТветственно третьим и четнертым выходами устройства.

На фиг.1 представлена блок-схема предлагаемого двухразрядного сумма- N тора в коде M из N ; на фиг.2 схема блока выдачи младшего разряда суммы; на фиг.3 — схема шифратора; на фиг.4 - схема матрицы сложения; на фиг.5 - схема блока выдачи стар- 4g шего разряда суммы.

Сумматор содержит блок 1 выдачи младшего разряда суммы, шифратор 2 младшего разряда, блок 3 контроля младшего разряда, матрицу 4 сложения мламаего разряда, блок 5 переноса младшего разряда, блок 6 переноса стараего разряда, матрицу 7 сложения .старшего разряда, шифратор 8 и 9 старшего разряда, блок 10 контроля старшего разряда, блоки 11 и 12 ныдачи старшего разряда суммы.

Блок 1 выдачи младшего разряда суммы представляет собой группу из

N трехнходовых элементов И (фиг.2), где N - количество позиций кодового 55 слова. Входы каждого элемента И соединены с соответствующим входом блока 1. Выходы элементов И являются выходами блока 1.

d0

Шифраторы 2, 8 и 9 представляют собой группы из N многовходовых элементов ИЛИ (фиг.3). Входы элементов

ИЛИ соединены с определенными входами шифраторон 8 и 9, согласно выбранному алфаниту. Причем, результат сло- 65 жения в шифраторах 2 и 8 шифруется н коде М из N, а н шифраторе 9 н коде М из N с добавлением едини- цы . Количество входов элементов ИЛИ определяется по формулам

MP М (Р-1g

1 = М 1г.= и где I è I2 — количества входов элементов ИЛИ шифраторов

2,8 и 9 соответственно;

M — количество единиц в кодовом слове;

P — основание системы счисления.

Выходы элементов ИЛИ являются выходами соответствующих шифраторов

2,8 и 9.

Матрицы 4 и 7 представляют собой матрицы многовходоных элементов И (фиг.2). Количество входов элемента

И равно 2М, Входы элементов И матриц

4 и 7 соединены с определенными шинами кодов операндов, согласно выбранному алфавиту. Шины кодов операндов соединены с входами матриц 4 и 7.

Диагональные шины, объединяющие выходы элементов И, соответствующих одинаковым результатам (учитывая перенос) сложения, соединены с группами матриц 4 и 7.

Блоки 5 и б переноса представляют собой группы из двух элементов ИЛИ.

P входов одних элементов ИЛИ соединены с i-ми нходами блоков, где

0 6 i < P-1. Эти элементы соответствуют переносам 0 в старшие разряды. P-1 входов других элементов ИЛИ соединены с j-ьж входами блоков, где P + j < Р-2. Эти элементы соответствуют переносам 1 в старшие разряды. Выходы элементов ИЛИ соединены с выходами соответствующих блоков 5 и 6.

Блоки 3 и 10 контроля представляют собой схемы контроля для кода М из N (полные дешифраторы или пороговые схемы), на входы. которых подаются кодовые слбва, противоположные операндам.

Блоки 11 и 12 выцачи представляют собой группы из N четырехвходоных элементов И (фиг.5). Входы каждого элемента И соединены с одним из входов блока, соединенных с шифраторами 8 или 9, а также — с входами блока, соединенными с блоками 5 и 10 переноса. Выходы элементов И являются выходами блоков 11 и 12.

Устройство работает следующим образом.

Операнды в коде М из N поступают на матрицы 4 и 7 сложения, соответственно разрядам, Одновременно сигналы, противоположные кодам операндов, поступают на блоки контроля 3 и 10, соответственно разрядам. Появление нескомпенсированной ошибки приводит или к появлению сигналон на

798828 выходах сразу нескольких элементов

И матрицы (матриц 4 и 7 сложения), или к отсутствию сигналов на их выходах. В первом случае отсутствует разрешающий сигнал на выходе соответствующей схемы контроля. В обоих слу чаях на выходах разряда (разрядов) сумматора сигналы результата отсутствуют. Если в кодовых словах операндов длиной N будет точно М единиц, с выходов матриц 4 и 7 сложения сигналы поступают в соответствующие шифраторы 2, 8 и 9 и блоки 5 и

6 переносов. С блока 6 переноса сигнал поступает в выходную шину устройства, а с блока 5 переноса — на один иэ блоков 11 или 12 выдачи старшего разряда суммы. С выходов шифратора

2 сигналы поступают на входы блока

1 выдачи младшего разряда суммы, с выходов шифраторов 8 и 9 сигналы поступают на входы блоков 11 и 12 выдачи старшего разряда суммы соответственно. Причем, шифраторы 2 и 8 зашифровывают результат сложения в коде M из N, а шифратор 9 — в коде М из N с добавлением единицы . Одновременно на блок 1 поступают разрешающие сигналы с блока 3, а на блоки ll и 12 — с блока 10. При наличии всех разрешающих сигналов на входах блока 1 выдачи младшего разряда суммы и одном из блоков 11 или 12 выдачи старшего разряда суммы, сигналы с этих блоков поступают в выходные шины устройства.

Положительный эффект от внедрения предлагаемого устройства заключается в повышении быстродействия не менее, чем на 25%, так как в предлагаемом устройстве сигналы до сформирования результата сложения проходят через три блока, а в известном устройстве — через четыре блока, Формула изобретения

Двухразрядный сумматор в коде M из N, содержащий две матрицы сложения младших и старших разрядов, блоки переносов младших и старших разрядов, входы которых подключены к первым группам выходов соответственно матрицы сложения младших разрядов

5 !

О

3D

S0 и матрицы сложения старших разрядов, шифратор младших разрядов суммы н блок выдачи старших разрядов суммы, первые входы которых подключены к выходам блока переноса младших разрядов, а выходы являются первой группой выходов устройства, о т л и ч аю шийся тем, что, с целью повышения быстродействия, в устройство введены блок выдачи младших разрядов суммы, первая группа входов которого подключены к группе выходов шифратора младших разрядов суммы, входы которого подключены к второй группе выходов матрицы сложения младших разрядов, шифраторы старших разрядов, группы входов которых подключены к группе выходов матрицы сложения старших разрядов, а выходы соединены с вторыми группами входов соответствующих блоков выдачи старших разрядов суммы, блоки контроля старших и младших разрядов, причем две группы входов блока контроля младших разрядов являются первой и второй группами входов устройства, а первый и второй выходы подключены соответственно к второму и третьему входам блока выдачи младшего разряда суммы, выходы которого являются второй группой выходов устройства, первая и вторая группы входов блока контроля старших разрядов являются соответственно третьей и четвертой группами входов устройства, а первый и второй выходы подключены соответственно к третьим и четвертым входам блоков выдачи старших разрядов суммы, первые и вторые группы входов матрицы сложения младших разрядов являются соответственно пятой и шестой группами входов устройства, а первая и вторая группы входов матрицы сложения старших разрядов являются соответственно седьмой и восьмой группами входов устройства, первый и второй выходы блока переноса старших разрядов являются соответственно третьим и четвертым выходами устройства.

Источники информации, принятые во внимание при экспертизе

1. Патент CLIA М 3308284, кл. 235-174, 1971.

2. Авторское свидетельство СССР

9 259480,кл. G 06 F 7/50, 25.04,68 (прототип) .

798828

«{ ю

Фиг.5

Составитель Н. Измайлова

Редактор Л. Кеви Техред А.Бабинец Корректор М. Коста

Эаказ 10048/бб . Тираж 756 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб, д.4/5

Филиал ППП Патент, г.ужгород, ул.Проектная, 4