Процессор с реконфигурацией

 

ця у гй;, 4фр4ея ь,Ь @Ф

Сеюэ Советских

Социалистических

Реслублнк

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ПЕЛЬСТВУ (61) Дополнительное к авт. сеид- ву— (22) Заявлено 06. 04. 79 (21) 2749347/18 — 24 (51) М. КЛ. с присоединением заявки М— (23) Приоритет—

G F 15/00

Государственный «омнтет

СССР по делам изобретений и открытий

Опубликовано 23,0181. Бюллетень М 3 (53) УДК 681.14 (088. 8) Дата опубликования описания 230181

6 (72) Авторы изобретения

А.П.Кондратьев, A.À.Eëèñååâ и В.IO.Гарин (71) 3 а яв и тель (54) ПРОЦЕССОР С РЕКОНФИГУРАЦИЕЧ

Изобретение относится к вычислительной технике и может быть использовано в ЭВИ с высокими требованиями к сохранению их работоспособности.

Известны процессоры с реконфигурацией,н которых отказ блока отработки не ведет к потере работоспособности. Они содержат резервный блок обработки данных и несколько рабочих блоков обработки данных. При возникновении нарушений в каком-либо блоке обработки состояние нормального функционирования системы сохраняется благодаря переключению неисправного блока на резервный (1) и (21.

Недостаток устройстн — введение резервного вычислительного оборудования и сложная система коммутации этого резервного оборудования.

Наиболее близким к предлагаемому является процессор с реконфигурацией, содержащий первую и вторую локальные памяти с регистром адреса операнда и с первым и вторым селекторами, первый и нторой блоки обработки с первым и нторым регистрами операнда, с третьим и четвертым селекторами и с первым и вторым блоками контроля, память микрокоманд с регистром адреса микрокоманды, блок повторного запуска, дна элемента И, элемент ИЛИ, причем выход регистра адреса операнда соединен с адресными входами первой и второй локальных памятей, к информационным входам которых подключены выходы первого и второго селекторов, соответственно, а к выходам — информационные входы третьего и четвертого селектора, выходы кото-! рых через первый и второй регистры операнда подключены ко входам первого и нторого блоков обр1ботки, со ответственно, выходы которыМ соединс—

15:ны со входами первого и второго блоков контроля, соответственно, со входами первого и второго селекторов, первый вход. регистра адреса микрокоманды соединен с выходом блока по20 вторного запуска, нторой и третий входы — с управляющим входом устройства и с выходом памяти микрокоманд, выходы которой подключены к управляющим выходам устройства, выходы r.ерного и второго блоков контроля соединены с управляющими входами первого и второго селектора, со зходамн первого элемента ИЛИ, со входами блока повторного запуска, выход записи

30 памяти микрокоманд соединен . первы798,85 3 ми входами первого и второго элементов И, выход которых соединен с управляющими входами первой и второй локальных памятей, соответственно (3j, Недостаток процессора - обязательность в двойном наборе рабочих микропрограмм, один из которых рассчитан .иа обработку данных до реконфигурации на полноразрядном блоке обработки, а другой — на обработку данных блоком обработки с вдвое меньшей раз 10 рядностью. Это приводит практически к удвоению оборудования памяти микрокоманд.

Цель изобретения — сокращение объема памяти микрокоманд. поставленная цель достигается l5 тем, что в известный процессор, содержащий первую и втбрую локальные ,памяти, регистр адрес@ операнда, первый, второй, третий и четвертый селекторы, первый и второй регистры 20 операнда, первый и второй операционные блоки, первый и второй блоки контроля, регистр адреса микрокоманды, память микрокоманд, блок повторного запуска, первый и второй элементы И, первый элемент ИЛИ, причем выход регистра адреса операнда соединен с адресным входом первой и адресным входом второй локальных памятей, выход первой локальной памяти соединен с первыми инФормационными входами третьего и четвертого селекторов, вторые информационные входы которых соединены с выходом второй локальной памяти, информационный вход которой соединен с выходом второго селектора, З5 выход первого селектора соединен с информационным входом первой локальной памяти, управляющие входы первой и второй локальных памятей соединены, соответственно, с выходами пер- 40 вого и второго элементов И, первые входы которых соединены с первым выходом памяти микрокоманд, второй выход которой соединен с первым sxo» дом регистра адреса микрокоманды, 45 выход которого соединен с входом памяти микрокоманд, третий и четвертый выходы которой являются, соответственно, первым и вторыми управляющими выходами устройства, второй вход регистра адреса микрокоманды соединен с выходом блока повторного запуска, третий вход регистра адреса микрокоманды .является управляющим входом устройства, выход третьего, четвертого селекторов соединены, 55 соответственно,с информационным вхо- . дом первого и информационным входом второго регистров операнда, выход первого и выход второго регистра операнда соединены, соответственно, с входами первого и второго операционных блоков, выход первого операционного блока соединен с первыми информационными входами первого и второго селекторов и входом первого блока контролй,выход которого соединен с первыми управляющими входами первого и второго селекторов, первым входом блока повторного запуска и первым входом первого элемента ИЛИ, выход второго операционного блока соединен со вторыми информационными входами первого и второго селекторов и с входом второго блока контроля, выход которого соединен со вторыми управляющими входами первого и второго селекторов, со вторым входом блока повторного запуска и вторым входом первого элемента ИЛИ,введены блок формирования синхроимпульсов, триггер управления, триггер полутакта, второй и третий элементы ИЛИ, элемент НЕ и третий, четвертый, пятый и шестой элементы И, причем первый вход блока формирования синхроимпульсов является синхровходом устройства, второй и третий входы блока формирования синхроимпульсов соединены, соответственно, с выходами пятого и шестого элементов И, первый выход блока формирования синхроимпульсов соединен с входом регистра адреса одеранда, четвертым входом регистра адреса микрокоманды, единичным входом триггера полутакта и первым входом третьего элемента И, второй выход блока .формирования синхроимпульсов соединен с управляющим * входом первого и управляющим входом второго регистра операнда и счетным входом триггера полутакта, третий выход блока формирования синхроимпульсов соединен со вторыми входами первого и второго элементов И и с первыми входами четвертого, пятого и шестого элементов И, выход первого элемента ИЛИ соединен со вторым входом третьего элемента И и входом элемента НЕ, выход которого соединен с первыми входами второго и третьего элементов ИЛИ, вторые входы которых соединены соответственно с единичным и нулевым выходом триггера полутакта, выход второго элемента ИЛИ соединен с управляющим входом третьего селектора, с третьим входом первого элемента И co âòoðûì входом четвертого элемента И, выход третьего элемента ИЛИ соединен с управляющим входом четвертого селектора и с третьим входом второго элемента И, выход третьего и выход четвертого элемента И соединены, соответственно, с единичным и нулевым входами триггера управления, единичный и нулевой выходы которого соединены, соответственно, со вторым входом шестого и вторым входом пятого элемента И.

На чертеже изображена блок-схема процессора с реконфигурацией.

Устройство содержит регистр 1 адреса операнда, первую 2 и вторую

3 локальные памяти, первый 4, второй

798853

5, третий 6 и четвертый 7 селекторы, первый 8 и второй 9 регистры операнда, первый 10.и второй 11 операционные блоки, первый 12 и второй 13 .блоки контроля, первый элемент ИЛИ

14, блок 15 повторного запуска, регистр 16 адреса микрокоманды, к которому подключен управляющий вход 17 устройства, процессор включает па мять 18 микрокоманд, выходы которой подключены к управляющим выходам 19 устройства. Кроме того, процессор содержит первый 20 и второй 21 элементы И, блок 22 формирования синхроимпульсов, триггер 23 полутакта, третий 24, четвертый 25, пятый 26 и шестой 27 элементы И, элемент HE"28, вто- рой 29 и третий 30 элементы ИЛИ, триггер 31 управления, синхровход 32 устройства.

Процессор с реконфигурацией работает следующим образом. 20

По каждому синхроимпульсу на синхровходе 32 блок 22 формирования синхроимпульсов формирует один из трех синхроимпульсов. {BJI0K 22 формирования синхроимпульсов может быть реализован с использованием, например, трехраэрядного сдвигового регистра). Каждый иэ трех выходов блока 22 формирования синхроимпульсов соответствует одному иэ вырабатываемых им синхроимпульсов. Третий выход блока 22 формирования синхроимпульсов через пятый 26 и шестой 27 элементы И, управляемые, соответственно, нулевым и единичным выходами триггера 31 управления, циклически заведен, соответственно, на второй и третий входы блока 22 формирования синхроимпульсов. Если триггер 31 управления сбрасывается, то вслед за третьим синхроимпульсом вырабатывается первый. При наличии ошибки устанавливается триггер 31 управления и вслед

40 эа третьим Синхроимпульсом формируется второй, т.е. блок 22 формирования синхроимпульсов B течение одного машинного такта может формировать одну из двух последовательностей синхроимпульсов, состоящую из трех синхроимпульсов — первого, второго.и третьего, и из пяти - первого, второго, 0 третьего, второго, третьего.

При отсутствии ошибок триггер 31 управления сбрасывается и вырабатывается последовательность из трех синхроимпульсов. По первому синхроИмпульсу такта производится занесение информации в регистр 1 адреса операнда и в регистр 16 адреса микрокоманды. Адрес микрокомандн подается на вход памяти 18 микрокоманд и производится считыва- ф0 ние очередной микрокоманды.Адрес операнда из регистра 1 адреса операн.да поступает на адресные входы первой 2 и второй 3 локальных памятей, откуда считывается старшая и младшая половины операнда, которые через,.третий 6 и четвертый 7 селекторы по второму синхроимпульсу поступают в первый 8 и второй 9 регистры операнда и подаются иа обработку в первый

10 и второй 11 операционные блоки. старшая и младшая половины результа« та обработки через первый 4 и второй

5 селекторы подаются на входы первой

2 и второй 3 локальных памятей, куда они заносятся по третьему синхроимпульсу. Работу первого 10 и второго

11 операционных блоков контролируют первый 12 и второй 13 блоки контроля.

1При наличии ошибки в одном иэ операционных блоков 10 и 11 сигнал с выхода первого 12 или второго 13 блока контроля запускает блок 15 повторно" го запуска, который обеспечивает повторное выполнение последней микрокоманды. Сигнал ошибки через первый" элемент ИЛИ 14 и третий элемент И 24 по третьему синхроимпульсу устанавливает триггер 31 управления, что обеспечивает формирование в следующем машинном такте последовательности иэ пяти синхроимпульсов. Инвертированный элементом HE 28 сигнал ошибки подается на входы второго 29 и третьего 30 элементов ИЛИ. Сигнал ошибки управляет также работой первого и второго 5 селекторов, бло,кируя передачу через них информации с выхода неисправного блока обработки и разрешая — с выхода исправного.

Триггер 23 полутакта устанавливается по первому синхроимпульсу в единицу, а по второму — в нуль. Выходы триггера 2З полутакта через второй

29 и третий 30 элементы ИЛИ управляют третьим 6 и четвертым 7 селекторами и записью результата в первую 2 и вторую 3 локальные памяти.

При сброшенном триггере 23 полутакта на вход исправного блока обработки подается младшая половина операнда и второй 3 локальной памяти, туда же записывается полученная половина результата. Сформированный после третьего второй синхроимпульс устанавливает в единицу триггер 23 полутакта, что обеспечивает подачу на входы исправного блока обработки старшей половины операнда из первоЧ

2 локальной памяти и запись туда полученной половины результата.

Использование предлагаемого решения позволяет практически в 1,7

1,8 раза сократить объем памяти микрокоманд. формула изобретения

Процессор с реконфигурацией, содержащий первую и вторую локальные памяти, регистр адреса операнда, яервый, второй, третий и четвертый се" лекторы, первый и второй регистры операнда, первый и второй операцион798853 ные блоки, первый и второй блоки контроля, регистр адреса микрокоманды, память микрокоманд, блок повторного запуска, первый и второй элементы

И, первый элемент ИЛИ, причем выход регистра адреса операнда соединен с адресным, входом первой и адресным входом второй локальных памятей, выход первой локальной памяти соединен с первыми инФормационными входами третьего и четвертого селекторов, вторые информационные входы которых соединены с выходом второй локальной памяти, информационный вход которой соединен с выходом второго селектора, выход перв го селектора соединен с информационным входом первой локальной памяти, управляющие входы первой и второй локальных памятей соединены, соответственно, с выходами первого и второго элементов И, первые входы которых соединены с первым выходом па- 20 мяти микрокоманд, второй выход которой соединен с первым входом perHcT- ра адреса микрокоманды, выход которого соединен с входом памяти микрокоманд, -.ðåòèé и четвеРтый выходы которой являются, соответственно, первым и вторыми управляющими ныходами устройства, второй нход регистра адреса микрокоманды соединен с выходом блока повторного запуска, третий вход регистра адреса микрокоманды является управляющим входом устройства., выход третьего и четвертого селекторов соединены,соответственно, с инФормационным нходом первого и информационным входом второго регистров операнда, выход перного и выход второго регистра операнда соединены, соответственно, с входами первого и второго операционных блоков, выход первого операционного бло- 40 ка соединен с первыми инФормационными входами первого и второго селекторов и входом первого блока контроля, выход которого с9единен с пеРвыми управляющими входами первого и второ-45 го селекторов, первым, входом блока повторного запуска и первым входом первого элемента ИЛИ, выход второго операционного блока соединен со вторыми информационными входами первого и второго селекторов и с входом второго блока контроля, выход которого соединен со вторыми управляющими входами первого и второго селекто.Рон, со вторым входом блока повторного запуска и вторым входом первого элемента ИЛИ, о т л и ч а ю щ и и с я тем, что, с целью сокращения объема оборудования, н него ннедены блок Формирования синхроимпульсон, триггер управления, триггер полутакта, второй и третий элементы ИЛИ, элемент НЕ и третий, четвертыи, пя- тый и шестой элементы И, причем первый вход блока Формирования синхроимпульсов является синхровходом устройства, второй и третий входы блока формирования синхроимпульсов соединены, соответственно, с выходами пятого и шестого элементов И, первый выход бдбка Формирования синхроимпульсов соединен с входом регистра адреса операнда, четвертым входом регистра адреса микрокоманды, единичным входом триггера полутакта и перным входом третьего элемента И, второй выход блока формирования синхроимпульсов соединен с управляющим входом первого и управляющим входом второго регистров операнда и счетным входом триггера полутакта, третий выход блока формирования синхроимпульсов соединен со вторыми входами первого и второго элементов И и с первыми входами четвертого, пятого и шестого элементов И, выход первого элемента ИЛИ соединен со вторым входом третьего элемента И и входом элемента НЕ, выход которого соединен с первыми входами второго и третьего элементов ИЛИ, вторые входы которых соединены, соответственно, с единичным и нулевым выходом триггера полутакта, выход второго элемента ИЛИ соединен с управляющим входом третьего селектора, с третьим входом первого элемента И,со вторым входом четвертого элемента И, выход третьего элемента ИЛИ соединен с управляющим входом четнертого селектора и с третьим входом второго элемента И,выход третьего и выход четвертого элементов И соединены, соответственно, с единичным и нулевым входами триггера управления, единичный и нулевой выходы которого соединены, соответственно, со вторым входом шестого и вторым входом пятого элемента И.

Источники информации, принятые во внимание при экспертизе

1. Патент ФРГ 9 2048473, кл.G 06 F 11/04, опублик.197 5. 1 2. Патент Великобритании

Р 1466488, кл.G 4A, кл.G 06 F 11/00, опублик. 1977.

3. Патент Великобритании

Р 1264195, кл.G 4A, кл.G 06 F 7/33, 11/10, опублик. 1972 (прототип).

798853

Составитель В.Зинин

Редактор В.Еремеева Техред H. Ковалева КорректорС.Иекмар.

Заказ 10057/68 Тираж 756 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, >(-35, Раушская наб., д.4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная,4