Преобразователь двоичного кодав двоично-десятичный

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (ll! 809150 (61) Дополнительное к авт. саид-ву— (22) Заявлено 31.07.78 (21) 2651896)18-24 с присоединением заявки № —— (23) Приоритет —— (51) М. Кл.

G 06 F 5/02

Государственный комитет

СССР (53) УДК 681.325 (088.8) Опубликовано 28.02.8! . Бюллетень № 8

Дата опубликования;писания 05.03.81 ао делам изобретений и открытий (72) Авторы изобретения

Ф. H. Березин н В. А. Кисурин

Р Ы1Б! Л\Я is>,.м

Институт ядерных исследований АН Украинской (71) Заявитель (54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА

В ДВОИЧНО-ДЕСЯТИЧНЪ|Й

Изобретение относится к автоматике и цифровой вычислительной технике и может быть использовано при построении двоично-десятичных преобразователей.

Известен преобразователь двоичного кода в двоично-десятичный, содержащий сдвиговый регистр, состоящий из последовательно соединенных тетрад, блоков коррекции, блоки коммутации и синхронизации (1).

Недостаток известного преобразователя состоит в относительно низком быстродействии, связанном с необходимостью двух тактов на один шаг преобразования, а также в сложности преобразователя, связанной с наличием блоков анализа содержимого тетрады.

Наиболее близким к предлагаемому по технической сущности является преобразователь двоичного кода в двоично-десятичный, содержащий сдвиговый регистр, выполненный в виде п последовательно соединенных тетрад,. где и-число разрядов двоично-десятичного кода, и блоков коррекции, выходы трех младших разрядов каждого из которых соединены с информационными входами трех старших разрядов соответствующих тетрад, выход старшего разряда i-го (i =

= 1 — (и — 1) блока коррекции соединен со входом младшего разряда (i+ 1) -ой тетрады, входы каждого блока коррекции соединены с разрядными выходами соответ5 ствующей тетрады (2).

Недостаток данного преобразователя состоит в относительно большой сложности, связанной с трудностью применения блоков повышенной степени интеграции.

Цель изобретения — упрощение преобto разователя.

Поставленная цель достигается тем, что в преобразователь двоичного кода в двоично-десятичный, содержащий сдвиговый регистр, выполненный в виде и последовательно соединенных тетрад, где п-число разрядов двоично-десятичного кода, и блоков коррекции, выходы трех младших разрядов каждого из которых соединены с информационными входами трех старших разрядов соответствующих тетрад, выход старшего разряда i-го (i = i — (и — 1) блока коррекции соединен со входом младшего разряда (i+1)-ой тетрады, входы каждого блока коррекции соединены с разрядными выходами соответствующей тетрады, дополнительно

809150

1О

Формула изобретения

2Ю

25 зо

45 содержит на каждую тетраду два. ключа и инвертор, а блок коррекции выполнен в виде четырехразрядного сумматора, выход старшего разряда которого соединен непосредственно с управляющим входом первого ключа и через инвертор — с управляющим входом второго ключа соответствующей тетрады, выходы ключей соединены соответственно со входом сдвига и входом записи соответствующей тетрады, входы всех ключей соединены с входом синхронизации преобразователя.

На чертеже представлена блок-схема преобразователя.

Предлагаемый преобразователь содержит тетраду 1, блок 2 коррекции, выполненный в виде четырехразрядного сумматора, первый 3 и второй 4 ключи и инвертор 5. Выход старшего разряда i-го блока

2 коррекции связан с объединенными входами 6 и 7 для параллельного и последовательного ввода данных в младший разряд (1+1) -ой тетрады. Выход старшего разряда блока 2 коррекции соединен также с управляющими входами ключа 3 и через инвертор 5 с управляющим входом ключа

4. Выход ключа 3 соединен со входом записи данных в тетраду, а выход ключа 4 соединен со входом сдвига данных в тетраде.

Входы ключей соединены с входом 8 синхронизации преобразователя.

Преобразователь работает следующим образом.

В течение каждого такта преобразования к содержимому тетрады 1 в блоке 2 коррекции добавляется число три независимо от величины числа, поступающего из тетрады l. Если результат меньше восьми, что равносильно тому, что исходное содержимое тетрады меньше пяти, то на выходе старшего разряда блока 2 коррекции образуется сигнал логического «О», которым запирается ключ 3. Этот же сигнал, преобразованный инвертором 5 в логическую «1», открывает ключ 4. В результате тактовый импульс с входа 8 синхронизации преобразователя вызывает сдвиг данных в тетраде, а поскольку сигнал с выхода старшего разряда блока коррекции проходит на входы

6 и 7 следующей тетрады, а на входы 6 и 7 рассматриваемой тетрады поступает сигнал с выхода старшего разряда предыдущей тетрады, в надлежащие состояния уста новятся и триггеры младших разрядов рассматриваемой и следующей тетрад.

Если в результате добавления числа три к содержимому тетрады на выходе старшего разряда блока коррекции образуется сигнал логической «1», то есть исходное содержимое тетрады больше пяти, то этим сигналом тактовый импульс с входа 8 синхронизации преобразователя через ключ 3 пропускается на вход записи данных в тетраду, благодаря чему в нее со сдвигом на один разряд в сторону увеличения значения записывается откорректированное число с блока 2 коррекции, а также осуществляется запись новых состояний в младшие разряды рассматриваемой и следующей тетрад.

Таким образом, в предлагаемом преобразователе исключены блоки анализа состояний блоков коррекции тетрад, что упрощает преобразователь. Вместе с тем упрощается функционирование преобразователя, так как за каждый такт преобразования выполняется в зависимости от состояния только одного элемента блока коррекции либо операция сдвига данных в тетраде, либо операция записи в нее откорректированной информации.

Преобразователь двоичного кода в двоично-десятичный, содержащий сдвиговый регистр, выполненный в виде и последовательно соединенных тетрад, где и-число разрядов двоично-десятичного кода, п блоков коррекции, выходы трех младших разрядов каждого из которых соединены с информационными входами трех старших разрядов соответствующих тетрад, выход старшего разряда i-ro (i = 1 — (п — 1) блока коррекции соединен со входом младшего разряда (i+ 1) -ой тетрады, входы каждого блока коррекции соединены с разрядными выходами соответствующей тетрады, отличающийся тем, что, с целью упрощения преобразователя, он содержит на каждую тетраду два ключа и инвертор, а блок коррекции выполнен в виде четырехразрядного сумматора, выход старшего разряда которого соединен непосредственно с управляющим входом первого ключа и через инвертор — с управляющим входом второго ключа соответствующей тетрады, выходы ключей соединены соответственно со входами сдвига и записи соответствующей тетрады, входы всех ключей соединены с входом синхронизации преобразователя.

Источники информации принятые во внимание при экспертизе

l. Патент США № 3026034, кл. 235-155, опублик. 1965.

2. V. Thomas RHINE Serial Binary to

Decimal and Decimal to Binary Conversion

1EEE Trans on Comput. 1970, № 9, р. 808809, des. 2, 4 (прототип) .

809150

Составитель М. Аршавский

Техред А. Бойкас Корректор Е. Рошко

Тираж 756 Подписное

Редактор А. Лежнина

Заказ 4157

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4I5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4