Постоянное запоминающее устрой-ctbo

 

л : 1

Б. Н. Малиновский, Ю. С. Яковлев н Е. Т. Маковенко (72) Авторы изобретения

С,"1 1 Йъ. . г

1 1

ЬИ"-"

Ордена Ленина институт кибернетики АН Украинской CCP (71) Заявитель (54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и может быть применено в постоянных запоминающих устройствах контроллеров, устройств сбора и обработки информации и специализированных ЭВМ

5 в случаях, когда адрес определяется со-вокупностью нескольких параметров.

Известно постоянное запоминающее устройство, позволяющее уменьшить количество адресуемых ячеек памяти за счет введения блока модификации адреса, ко-торый включен между усилителями считывания и регистром числа. B таком запоминающем устройстве требуемая выходная информация может быть получена иа ос 3% нове выходной информации из накопителя и ..информации о коде адреса путем модификации определенных разрядов в cootветствии с признаками модификации, что фактически равносильно увеличению инфор- 3О мационной емкости запоминающего уст; ройства (11

Такое устройство формирует данные на своем выходе, но не формирует адре2 сов с учетом рабочих и резервных комбинаций каждого оля кода адреса и тем самым не позволяет за счет этого уменьшить объем адресуемой памяти.

Наиболее близким техническим решением по предлагаемому является постоянное запоминающее устройство, содержащее регистр адреса, адресный дешифратор, блок памяти, усилители считывания, числовой регистр слова и блок управления.

Банное устройство имеет большую ем- кость памяти, определяемую как к

9=2", И=Р 1

i%1 где ю. - каичвство разрядов поля

1 адреса, соответствующего 1 -ому ис ходкому параметрут К - количество иохо жых параметров. При этом блок цамяти содержит. пустые зоны общей емкостью ячеек..памяти, и равно

Г1

809379 4 где Р, — количество неиспользуемых (резервных) комбинаций поля 1 -ro исходного параметра, а также О„ резервных ячеек памяти с повторяющимися фрагментами информации равное

Ъю М-и

@ = (p.-a)r

3=

На фиг. 1 приведена блок-схема уст-

S0 ройства; на фиг. 2 — то же, с дополнениями.

Устройство содержит адресный регистр

1, дешифраторы 2, первую и вторую группы шифраторов 3 и. 4, мультиплексоры

5, первый и второй накопители 6 и 7, адресный дешифратор 8, блок 9 памяти, усилители 10 считывания, числовой регде m — количество функций от исходных параметров, входящих в состав кода адре- >0 са, Р ° — количество совпадающих значений -й функции разрядностью п„,2).

j.:

Г

К недостаткам относится также йизкая плотность размещения инфсрмации в блоке памяти из-за наличия пустых зон и повторяющихся фрагментов информации.

Из-за указанных недостатков устройство имеет низкую .надежность.

Цель изобретения — повышение надежности устройства. 20

Поставленная цель достигается тем, . что в постоянное запоминающее устройство, содержащее адресные регистр и дешифратор, подключенный к блоку памяти, выходы которого соединены через блок усилителей считывания .к входам числового регистра, блок управления, вход которого подключен к шине обращения, а первые выходы к соответствующим управляющим входам адресного и числового щ регистров, адресного дешифратора и блока усилителей считывания, введены мультиплексоры, первый и второй накопитель, первая и вторая группа шифраторов и дешифраторы, входы которых подключены к соответствующим выходам адресного регистра, а выход через шифраторы первой и второй групп соединены соответственно с первыми входами первого накопителя и соответствующими входами муль-40 типлексоров, первые входы которых соединены с первыми выходами первого HBкопителя, а вторые — с выходами второго накопителя, второй выход второго накопителя подключен к одним иэ выходов блока управления, другие входы которого подключены к третьим входам первого накопителя, вторые входы которого подключены к адресной шине. гистр 11, блок 12 управления, шину 13 обращения, адр есную шину 14. адресный регистр 1 имеет разрядность

Й= H „и содержит К полей, причем

1 -ое поле соответствует i -ому исходному параметру и имеет количество разрядов, равное п

Дешифратор 2 подключен ко вторым выходам адресного регистра 1, которые принадлежат полю, обладающему хотя бы одной резервной комбинацией. Соответствующий дешифратор 2 подключен также ко вторым выходам регистра 1 двух или более полей, значение функции от которых используется для формирования адреса. Кроме того, дешифратор 2 подключен ко вторым выходам регистра 1 того поля, которое хотя и не имеет ни одной резервной комбинации, но рабочие коды которого перекодируют для оптимального размещения информации в блоке 9 памяти. Следует отметить, что применение дешифратора 2 во всех случаях позволяет перекодировать коды соответствующих полей, а также коды значений функции от соответствующих исходных параметровв.

Первые выходы регистра 1 полей, не обладающих резервными комбинациями, а также не подлежащие преобразованию или перекодированию, подключены непосредст венно к соответствующим первым входам адресного дешифратора 8.

Выходы каждого из деыифраторов 2 подключены к входам соответствующих шифраторов 3 и 4 первой и второй групп.

Выходы всех шифраторов 3 подключены к соответствующим первым входам накопителя 7, вторые входы которого соединены с адресными шинами 14. Выходы всех шифраторов 4 подключены к соответствующим первым информационным входам мультиплексоров 5, управляющие входы которых соединены с соответствующими первыми выходами накопителя, вторые выходы которого подключены к первым входам накопителя 6. Вторые входы накопителя 6 соединены со вторыми выходами блока 12,управления, третьи выходы которого подключены к третьим входам на-копителя 7. Вход блока 12 управления соединен с шиной 13 обращения. Выходы накопителя 6 подключены к соответствующим вторым информационным входам мультиплексора 5, выходы которых подключены к соответствующим вторым входам адресного дешифратора 8. Выходы адресного дешифратора 8 соединены с адресными входами блска 9 памяти, выход809379

1Ü ные шины которого подключены к соответствующим входам усилителей 10 считывания, выходы которых подключены к соответствующим входам числового регистра 11.

Первые выходы блока 12 управления подключены к соответствующим управляющим входам (на фиг. 1 не показано) адресного регистра 1, числового регистра

11, адресного дешифратора 8, усилителей

10 считывания.

Шифратор 4 предназначен для выделения и фиксации используемых (рабочих) состояний поля кода адреса соответствующего исходного параметра, количество значений (состояний) которого меньше максимального возможного, а также для перекодирования поля кода адреса с целью оптимального размещения информации в блоке памяти 9. По своему принципу построения каждый блок 4 представляет собой усеченную схему классического шифратора и может быть реалиэовайа, например, на интегральных логических элементах серии 155, диодных или транзисторных элементах. В качестве шифратора могут быть применены также интегральные матрицы небольшой размерности, пр имен яем ые для построен ия узла памяти постоянных запоминающих устройств.

Шифратор 3 по своему принципу построения аналогичен шифратору 4 и применяется для выделения и фиксации неиспользуемых (резервных) состояний поля кода адреса соответствующего исходного параметра. При этом количество блоков 3 равно количеству полей кода адреса, содержащих неиспользуемые состояния, Накопитель 7 на основании кода адресов, поступающих по адресным шинам

14, и адреса, соответствующего заранее известным резервным комбинациям полей регистра адреса, поступающего на его первые входы, выдает на свои первые выходы коды управляющих слов, которые для каждого мультиплексора 5 в каждом конкретном случае выбирают направление коммутации, т.е. выходы какого шифратора 4 подключить на соответствующие входы адресного дешифратора 8. Кроме того, накопитель 7 выдает на свои вторые выходы управляющие сигналы, поступающие на первые входы накопителя 6 для выбора адреса константы, соответствующей коду адреса не шинах 14 и кодам резервных комбинаций. Накопитель 6 хранит (или формирует) и выдает на свои выходы коды адреса константы, необходимые для преобразования. кода адреса с

45 целью эффективного использования свободных зон в блоке 9 памяти. Он может быть выполнен на интегральных логических элементах, например, серии 155 или в виде матрицы постоянного запоминающего устройства, например„с диодными элементами связи, в которой хранятся константы. В этом случае накопитель 6 выдает константы в соответствии с «одом адреса, поступающим с накопителя 7 на его первые входы, и сигналом обращения, поступающим на второй вход с блока 12 управления.

Работа устройства происходит следующим образом.

Г!ри обращении к устройству на вход

12 управления поступает сигнал обращения. Блок 12 управления выдает на свои выходы определенную последовательность импульсов, которые управляют работой всех узлов и блоков- устройства, а также сигнал выз6ва константы, поступающий иа второй вход накопителя 6.

Одновременно с сигналом обращения по шинам 14 поступает код адреса, который указывает на условия преобразования адреса. Код адреса на регистр 1 заносят заранее или одновременно с сигналом обращения 13.

Коды полей регистра 1, которые не имеют резервных комбинаций, а также подлежат преобразованию и перекодиро= ванию (например, поля А и В на фиг. 1), поступают непосредственно на соответствующие входы адресного дешифратора 8.

Коды остальных полей регистра 1 поступают на входы соответствующих дешифраторов 2, где осуществляется их дешифрация. При этом, если для формирования адреса используют значение функции or двух или более исходных параметров (например, F (с,(3 ), то коды полей coorserствующих этим параметрам (о и р ),поступают на соответствующие входы одного дешифратора 2, во всех остальных случаях на входы дешифратора 2 поступает код только одного поля соответствующего исходного параметра. Сигналы с

I выходов дешифраторов 2 поступают на входы шифратора 4 и входы шифратора 3.

Если код поля адреса, выставленного на регистре 1, является используемым (pa« бочим), то соответствующий блок 4 шифратора срабатывает и на ее выходе сформировывается соответствующий код. При этом соответствующий блок 3 шифратора выдает на выходы нулевой код, который поступает на соответствующие входы на копителя 7.

79 8 щего количества ячеек памяти. При этом скорость преобразования адреса высока, так как она определяется только задержками прохождения кода адреса через обычные логические элементы И и ИЛИ, входящие в состав дешифратора 2, шифраторов 3 и 4, мультиплексора 5. Аппаратурные затраты на преобразование адресов незначительны, так как дешифраторы 2 применяют на небольшое количество выходов (не более 16), а количество таких дешифраторов и соответствующих .им шифраторов и мультиплексоров также невелико вследствие того, что не все поля кода адреса, как правило, имеют резервные комбинации и не все поля кода адреса подлежат преобразованию и перекодированию.

На фнг. 2 приняты те же обозначения, что и на фнг. 1, но дополнительно обозначены: элементы 15 ИЛИ, элементы 16

И, шины управляющих сигналов М 1, М 2, М 3.

На фнг. 2 адресный регистр 1 хранит двенадцатираэрядный код адреса, содержащий четыре поля А, В, С, Н независимых параметров и два поля 3 р значения функции от которых F(+,p) исполь зуются для формирования регулирующего кода адреса. При этом А и  — одноразрядные поля, С и Н вЂ” трехразрядные, а

А, p — двухразрядные, Выходы регистра адреса полей А и В подключены непосредственно к соответствующим входам адресного дешифратора 8, выходы полей

С и H — ко входам дешифраторов 2, имеющих восемь выходов каждый: а выходы полей параметров 3, и f3 подключены к соответствующим входам дешифратора 2, имеющего шестнадцать выходов, причем каждый иэ шестнадцати выходов подключен ко входам соответствующего шифратора 4 так, что на выходе этой схемы реализуется функция F(*P> ). Так как для различных значений оС и ) значения

F(d, ф ) повторяются, то для представления этой функции использовано всего три разряда вместо четырех на входах дешифратора 2. Заведомо известно, что поле параметра С имеет две неиспользуемые (резервные) комбинации, 110, 113. функция Р(са, p)-одну, например, 111.

7 8093

Еслк код поля адреса, выставленного на регястре 1, является неиспользуемым (резервным), то срабатывает соответст-,вующий блок З,а на выходах соответствующего блока 4 появляется нулевой код.

Таким образом, на первых входах накопигеля 7 содержится полная информация о наличии резервных состояний для каждо

ro поля кода адреса, выставленного на регистр l. По этой информации, а также по коду адреса, выставленному на шинах 14 адреса, накопитель 7 выдает на свои первые выходы коды управляющих слов, поступающие, на соответствующие входы мртьтиплексоров 5, и код адреса константы (если в соответствии с кодом условий вызов константы необходим), поступающий на первые входы накопителя

6. При наличии этого кода адреса, а, также сигнала вызова константы, поступающего с блока 12 управления на второй вход накопителя 6, накопитель 6 выдает код константы, который поступает на соответствующие информационные входы мультиплексоров 5. Таким образом, на информационных входах каждого из мультиплексоров 5 присутствуют коды рабочих состояний и нулевые коды (резервные состояння), а также код вызванной константы. ЭО

К оды упр авляю щих сл ов, п о ступ ающ ие на соответствующие входы мультиплексоров 5, коммутируют на выход каждого мультиплексора 5 один из кодов, присутствующих на его входах or блоков 4 и на35 копителя 6. При этом возможна как пространственная перестановка полей внутри кода адреса, так и заполнение поля кода адреса кодом константы, вызванной из накопителя 6. Преобразованный код каж дого поля кода адреса, а также код константы поступает на соответствующие вторые входы адресаного дешифратора 8, который на одном из своих выходов вырабатывает сигнал, возбуждающий олин иэ адресных входов блока 9 памяти. При этом на выходных шинах блока 9 памяти появляются сигналы кола слова, которые через усилители 10 считывания передаются на соответствующие входы числового регистра 11, где запоминаются до

SO следующего обращения к устройству, Таким образом, данное устройство позволяет размещать информацию в блоке 9 памяти с максимальной плотностью

Н за счет эффективного использования пустых эон, а также исключения повторяющихся фрагментов информации в блоке 9 памяти, что эквивалентно уменьшению обДля того, чтобы исключить свободные зоны в блоке 9 памяти из-.эа наличия имеющихся резервных комбянаций, преобразование адресов выполняют так, что при наличии в шине М1 управляющего сигнала, вырабатываемого накопителем 7, 9 809379- 10 код адреса на входах адресного дешифра- устройство имеет меньшее количество тора 8 имеет вид оборудования, чем известное.

Предлагаемое устройство позволяет

Резервная комбинация

Резерв комбин Qw существенно уменьшить количество ячеек памяти, необходимое для размещения информации, адрес которой содержит поля

I чезависимых исходных параметров, причем существует хотя бы одно поле, содержаF(g, p) щее резервные комбинации. При этом возрастает плотность размещения информации и уменьшается общее количество оборудования, что, в свою очередь, приводит к уменьшению потребляемой мощности и увеличению .надежности устройств& ° зр

1р 1р Зр!

О

При формировании накопителем 7 управляющего сигнала в шине М2 (фиг. 2) на место поля С на входах адресного дешифратора 8 из накопителя 6 эасылаются константы 110 и 111, соответствующие резервным комбинациям этого поля, а вместо поля F(Ж, p ) используется поле

Н. Тогда код адреса на входах адресного дешифратора 8 при наличии управляющего сигнала в шине М2 имеет вид

Формула изобретен ия

Константа 1 1 или 111

2$ зр зр

1р 1р

Константа

111 зр

Зр

1р 1р

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

M 491156, кл. Cj 11 С 17/00, 1974.

2. Шигин А. Г. и дерюгин А. А. цифровые вычислительные машины. М., Энергия", 1975, с. 268-269, рис.10-1 (прототип).

При формчровании накопителем 7 управляющего счгнала в шине МЗ на место поля С засылается код поля Н, а на мес- Зй то поля F(д,, p ) засылается константа

111, соответствующая нерезервной комбинации этого поля. При этом код адреса на входах адресного дешифратора 8 имеет структуру 3$

Таким образом, вместо двенадцати-разрядного кода адреса, находящегося на регистре 1, адресный дешифратор 8 для всех случаев работы устройства воспринимает всего лишь восьмиразрядный код адреса, т.е. для размещения информации требуется постоянное запоминающее устройство емкостью 256 слов вместо 4096 слов в известном устройстве. Скорость преобра- $в зования адреса весьма высока, так как определяется всего лишь временем срабатывания цепочки, составленной из трех последовательно включенных логических элементов ИЛИ 15, И 16 и дешифратора 2. При этом аппаратурные затраты на преобразование адресов весьма незначительные, так, что в целом запоминающее

Постоянное запоминающее устройство, содержащее адресные регистр и дешифратор, подключенный к блоку памяти, выходы которого соединены через блок усилителей считывания и входам числового регистра, блок управления, вход которого подключен к шине обращения, а первые вьиоды к соответствующим управляющим входам адресного и числового регистров, адресного дешифратора и блока усилителей считывания, о r л и ч а ю щ е е с я тем, что, с целью повышения надежность устройства, в него введены мультиплексоры, первый и второй накопитель, первая и вторая группа шифраторов и дешифраторы, входы которых подключены к соответствующим выходам адресного регистра, а выходы через шифраторы первой и второй групп соединены соответственно с первыми входами первого накопителя и соответствующими входами мультиплексоров, первые входы которых соединены с первыми выходами первого накопителя, а вторые — с выходами второго накопителя, второй вход второго накопителя подключен к одним из выходов блока управления, другие входы которого подключены к третьим входам первого накопителя, вторые

Bxoabr которого подключены к адресной шине.