Цифровой синтезатор частот
СОюз С&ветских
СОциапистических
Республик
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ ф* (61) Дополнительное к авт. свид-ву (22) Заявлено 25.10.78(21) 2680692/18-09 (51)М. КЛ. с присоединением заявки Но (23) Приоритет
Н 03 В 19/00
Государственный комитет
СССР по делам изобретений и открытий (53) УДК621. 373. .42(088.8) Опубликовано 150381. Бюллетень Мо 10
Дата опубликования описания 17.0381 (7 2) Автор изобретения
А. Н. Фадеев
Й тРд,.- 0 :Д .1 t
Всесоюзный заочный электротехнический Йнститут связи
Ф
t (71) Заявитель (54) ЦИФРОВОЙ СИНТЕЗАТОР ЧАСТОТ
Изобретение относится к радиотехнике и может использоваться в качестве источника стабильных частот.
Известен цифровой синтезатор частот, содержащий последовательно со единенные первый преобразователь кодов, блок памяти, распределитель кодов, сумматор, первый регистр памяти, цифроаналоговый преобразователь и фильтр нижних частот, а также последовательно соединенныеоперемножитель, второй регистр памяти и второй преобразователь кодов, блок синхронизации и последовательно соединенные блок установки частоты и накопитель, выходы старших разрядов которого соединены с соответствующими входами первого преобразователя кодов, при этом выходы второго преобразователя кодов подключены к входам младших разрядов сумматора, другие входы старших разрядов которого соединены с шиной логического нуля, другие поразрядные выходы распределглтеля кодов соединены с первыми поразрядными входами перемножителя, первый выход блока синхронизации подключен к первому тактовому входу первого преобразователя кодов, первому тактовому входу распределителя кодов и к тактовым входам первого . регистра памяти и накопителя, второй выход блока синхронизации подключен к второму тактовому входу первого преобразователя кодов, второму тактовому входу распределителя кодов и тактовому входу второго регистра памяти, а выход старшего разряда второго преобразователя кодов соединен 0 с первым входом знакового разряда сумматора и с входом знакового разряда регистра памяти (1), Однако такой синтезатор не обеспечивает достаточной спектральной чистоты выходного сигнала.
15 Цель изобретения - повышение спектральной чистоты выходного сигнала. ,Пля достижения .этой цели в цифровогл синтезаторе частот, содержащем
20 последовательно соединенные первый преобразователь кодов, блок памяти, распределитель кодов, сумматор, первый регистр памяти, цифроаналоговый преобразователь и фильтр нижних частот, а также последовательно соединенные перемножитель,второй регистр памяти и второй, преобразователь кодов, блок синхронизации и после довательно соединенные блок установ30, ки частоты и накопитель, выходы стар-. к
813675 ших разрядов которого соединены с соответствующими входами первого преобразователя кодов, при этом вы-ходы второго преобразователя кодов подключены к входам младших разрядов сумматора, другие входы старших раз ядов ксторого соединены с шиной логического нуля, другие поразрядные выходы распределителя кодов соединены с первыми поразрядными входами перемножителя, первый выход блока синхронизации подключен к первому тактовому о входу первого преобразователя кодов, первому тактовому входу распределителя кодов и к тактовым входам первого регистра памяти и накопителя, второй выход блока синхронизации подключен 15 к второму тактовому входу первого преобразователя кодов, второму тактовому входу распределителя кодов и так товому входу второго регистра памяти, а выход старшего разряда второго пре- щ образователя кодов соединен с первым входом знакового разряда сумматора и с входом знакового разряда регистра памяти, между выходами младших разрядов накопителя и вторыми поразрядными входами перемножителя включен блок вычисления угловой коррекции, тактовый вход которого соединен с первым выходом блока синхронизации, выход старшего разряда первого преобразователя кодов подключен к входу знакового разряда первого регкстра памяти, другой вход знакового разряда сумматора соединен с шиной логического нуля, а выход знакового разряда блока вычисления угловой коррекции соединен 35 с входом знакового разряда второго регистра памяти.
На чертеже представлена структурная электрическая схема цифрового синтезатора частот. 40
Цифровой синтезатор частот содержит блок 1 установки частоты, накопитель 2, блок 3 синхронизации, первый преобразователь 4 кодов, блок 5 вычисления угловой коррекции, блок б памяти, перемножитель 7, первый регистр 8 памяти, распределитель 9 кодов, второй преобразователь 10 кодов, сумматор 11, второй регистр 12 памяти, цифроаналоговый преобразователь 13 и фильтр 14 нижних частот.
Синтезатор работает следующим образом.
В блоке 1 установки частоты набирается М-разрядный двоичный код синте-. зируемой частоты A = а 2 + а 2 .... +
1
+ а 21, пропорциональный отношению синтезируемой Г и тактовой fT частот (А = Nf /f,,N = 2 ). Выходы его разрядов а -а подключены ко входам 60 накопителя 2 йо модулю й, на выходах Ь, - Ь которого в каждый тактовый момент времени t„ = nT, и — О, 1, 2, 3, ..., задаваемый блоком 3 синхронизации (Т = 1/f7. — дли- 65 тельность тактового интервала), формируется код фазы В синтезируемого колебания по следующему алгоритму:
В,+,= В„,+A n = О, 1, 2,..., при этом  — начальное состояние накопителя 2.
В табл. 1 в качестве примера приведена последовательность коцов фазы
В»,, n = О, 1, 2, ...., 5, и соответствующих им выборок синусоиды, получаемых на выходе пятнадцатиразрядного накопителя 2 при установке на его входе кода частоты A = (001011010110001) (5809), (N = 2 = 32768) и N = 15.
Код самого старшего разряда накопителя 2 несет информацию о знаке выборки синуса SGNl = Ь (логический "0" соответствует знаку "плюс", логическая "1" — знаку "минус"), а код следующего за ним разряда вместе со знаковым разрядом определяет квадрант
QUAD = Ь, в котором находится вычисляемая выборка (для обозначения 1, 2, 3 и 4 квадрантов используются коды 00, 01, 10 и 11, соответственно). Остальразряды b„ b ... bì ь,с HàKî пителя ?, соответствующие чйслу В„, определения абсолэтного значения выборки синусоиды Y, . Поскольку ее фаза равна ZÄ = В„ /N, то для вычислений целесообразно воспользоваться интерполяционной формулой
S i nZ„= S i nZi +ЬЕп Cos Z„, п=О, 1, ie)
2, . .., (1 ) где S i n Z u C o s Z — цифровые выборки п и 2. синуса и косинуса одного из 2 аргументов Z, расположенных равномерно (е) и симметрично относительно осей координат на дуге единичной окружности первого квадранта комплексной плоскости, ближайшего к аргументу Z
2Zn — значение угловой коррекции
В табл. ? приведены двоично-кодированные значения синусов Ео
6, 2 + 8 2 +..."" 8-д, 2
8 =- О, 1, ..., 31, IA = 9, хран;.:4иеся в блоке б памяти. Адресные кодовые сигналы д — d (в примере Z = 5) блока б памяти формируются в первом преобразователе 4 кодов иэ кодов старших разрядов накопителя 2
Ь„, ..., Ьмь„ Б том случае, когда квадрантный разряд QUAD = О, инвертированные коды старших разрядов накопителя 2 являются адресами косинуса грубого угла 2 „), а неинвертированные коды — синуса грубого угла Zn, При QUAD = 1 имеет место обратное.
Код угловой коррекции gz и его знак
SGN2 формируется в блоке 5 вычисления угловой коррекции из кодов младших разрядов накопителя 2 Ь, Ь,. м-2
Ь путем умножения их на код числа. и-харч
B первую половину тактового интервала на входы блока б памяти подаются коды D n косинуса грубого угла Z„, 5л Г9БЗ = 6. {IA +6) + 1,75; SyPgB) = 6 L8 - 8,3, Т а б л и ц а 1 „,,, Э,,,,, b, Вначение 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0,000000 1 0 0 1 0 1 1 0 1 0 1 1 0 0 0 1 0,897409 2 0 1 0 1 1 0 1 0 1 1 0 0 0 1 0 0,791873 3 1 0 0 0 1 0 0 О 0 0 1 0 0 1 1 -0,198662 4 1 0 1 1 0 1 0 1 1 0 0 0 1 0 0 -0,967171 5 1 1 1 0 0 0 1 0 1 1 1 0 1 0 1 -0,654769 Таблица 2 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 1 0 1 1 2 0 0 0 1 0 0 0 0 1 1 1 I 1 0 1 3 0 0 0 1 1 0 0 1 0 1 0 1 1 1 1 4 0 0 1 0 0 0 0 1 1 1 0 0 0 0 0 а с его выхода выборка косинуса С,„ через распределитель 9 кодов поступает на одни входы перемножителя 7, на другие входы которого поступает код угловой коррекции 2„ . На выходе перемножителя 7 формируется Г-разрядный код произведения Р„ (a примере-Д =5, который запоминается во втором регистре 12 памяти на вторую половину тактового интервала, в которую под действием кода О „синуса из блока 6 памяти извлекается выборка синуса S грубого угла Еп, и через распредели( тель 9 кодов подается на одни входы сумматора 11. На другие его входы младших разрядов через второй преобразователь 10 кодов поступают коды с выхода второго регистра 12 памяти. На другие входы его старших разрядов, а также на один вход знакового разряда поступает сигнал логического "0", а другой вход знаксвого разряда че- 20 рез второй регистр 12 памяти подключен к выходу знакового разряда блока 5 вычисления угловой коррекции. В результате подобного соединения на выходе сумматора 11 формируется значение Y„= у, 2 + и 2 + + 1А,12 выборки синусоиды в соответствии с алгоритмом (1). Процесс вычисления цифровых выборок синусоиды 7 и возникающие при этом ошибки аУ поясняются табл. 3. Выборки запоминаются в первом регистре 8 памяти на период тактового интервала, при этом вход знакового разряда последнего подключен непосредственно к выходу знаковоro разряда первого преобразователя 4 кодов. После преобразования выборокУ в аналоговую величину в цифроаналоговом преобразователе 13 и фильтрации полученного сигнала фильтром 14 нижних частот на выходе последнего формируется гармонический сигнал с частотой В случае цифрового синтеза колебания имеет место ухудшение его спектральной чистоты, обусловленное шумами квантования фазы и амплитуды. Для количественной оценки отношения сигнал-шум используются следующие соотношения: где S< и S — отношение мощности сигнала к мощности шума квантования амплитуды и фазы, а IA и 1B — число бит квантования амплитуды и фазы, соответственно. В рассмотренном примере 1А = 9, а ТВ = 13,.тогда суммарное отношение сигнал-шум составляет порядка Sä = 60 ЯБ, причем для этого требуется емкость блока памяти, равная 32 х 10 = 320 бит. В известных устройствах при заданном качестве. формирования сигнала требуется по крайней мере в 1,5 раза больший объем блока памяти. При одинаковой емкости блока памяти существенно повышается спектральная чистота синтезируемого колебания, что выгодно отличает данное изобретение от известных. 813675 Продолжение табл 5 О О 1 О 1 0 1 О 0 О 1 О О О 1 6 О О 1 1 О О 1 О 1 0 О 0 О О 1 7 О О 1 1 1 О 1 О 1 1.1 О 0 О 1 8 О 1 О О О О 1 1 О О 1 1 1. 1 1 0 1 0 0 1 0 1 1 1 0 0 1 1 0 10 О 1 О 1 О О 1 1 1 1 1 1 О 0 1 1 0 1 1 1 120 1 1 0 0 1 0 0 1 0 0 1 13 О 1 1 О 1 1 О О 1 1 1 О 1 1 О 14 0 1 1 1 О 1 О 1 О О 1 1 1 О 1 15 О 1 1 1 1 1 О 1 1 О О О О 1 О 16 1 О О О О 1 О 1 1 1 О О 1 1 О 17 1 О О О 1 1 1 О О О О 0 1 1 1 18 1 0 0 1 О 1 1 О О 1 О О 1 1 1 19 1 О О 1 1 1 1 О 1 О О О 1 О 1 ?О 1 О 1 О О 1 1 О 1 1 О О 0 О 1 21 1 О 1 О 1 1 1 О 1 1 1 1 О 1 1 1 О О 1 О О 1 1 1 О 1 О 1 О О 0 22 1 О 1 1 О 23 1 О 1 1 1 24 1 1 О О О 1 1 1 О 1 1 1 0 1 1 25 1 1 О О 1 1 1 1 1 О О 1 1 О О 26 1 1 О 1 О 1 1 1 1 О 1 1 О 1 1 27 1 1 О 1 1 1 1 1 1 1 О О 1 1 1 28 1 1 1 О О 1 1 1 1 1 1 О О О 1 29 1 1 1 0 1 1 1 1 1 1 1 1 0 0 0 30 1 1 1 1 О 1 1 1 1 1 1 1 1 О 1 311.1 1 1 1 1 1 1 1 1 1 1 1 1 1 Таблица 3 S 00000 11001 С = 11111 11111 P 11001 SGNl - О О - 00000 ЖОАО = О О 11111 SGN2 1 @Z 11001 (+ 0,00000 00001) (+0,0009765) о В : 11001, при этом самые младшие разряды накопителя 2 могут не использоваться. 813675 1О.родолжение т л. 3 1ЙЧ= 0,0009765 SGNl = 0 D6 = 10110 11100 10011 QUAD = О D = 01001 С = 0111001100 Р = 00100 (О 1110010111 (О 8974608) о )Ь = 0,0000518 SGN2 = 1 Д2 = 01001 S = 11001 00111 SGNl = 0 р5 = 10010 QUAD = 1 О = 01101 Ьой2 = О а2 = 00110 С = 10011 10110 P = 00011 (+0,1100101010)д (+0,7909893) I hY) = О, 0008837 SGNl = 1 06 = 00100 ОИАО = О О, = 11011 С = 1111100111 SGN2 = 1 62 = 01110 P = 10100 (-0,2001952+ (-о,оо11oo11o1) 1< l= О, 0015332 SGNI S = 1111011011 С = 0100010001 P = 00011 О = 1101O О D, = 00101 О Liz = 01101 (-0,1111O1111O) 2 0,0003742 1 0 = 01110 1 D = 10001 QUAD SGN2 SGNl S = 1010011101 С = 1100000111 P = 00001 QUAD О aZ = 00010 SGN1 (- О, 1O10O1111O) о 6542968)1о 0,0004722 Формула изобретения Цифровой синтезатор частот, содержаший последовательно соединенные первый преобразователь кодов, блок памяти, распределитель кодов, сумматор, первый регистр памяти, цифроаналоговый преобразователь и фильтр нижних частот, а также последователь- бО но соединенные перемножитель, второй регистр памяти и второй преобразователь кодов, блок синхронизации и последовательно соединенные блок уста- . новки частоты и накопитель, выходы 65 старших разрядов которого соединены с соответствуюцими входами первого преобразователя кодов, при этом выходы второго преобразователя кодов подключены к входам младших разрядов сумматора, другие входы старших разрядов которого соединены с шиной логического нуля, другие поразрядные выходы распределителя кодов соединены с первыми поразрядными входами перемножителя, первый выход блока синхронизации подключен к первому тактовому входу первого преобразователя кодов, первому тактовому, входу распределите813675 Составитель B. Погиблов Редактор С. Тимохина Техред М.1олинк Корректор а В. Синицкая Заказ 805/74 Тираж 988 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, москва, Ж-35, Раушская наб., д. 4/5 Филиал ППП "Патент", г. Ужгород, ул. Проектная, ля кодов и к тактовым входам первого Г регистра памяти и накопителя, второй выход блока синхронизации подключен к второму тактовому входу первого преобразователя кодов, второму тактовому входу распределителя кодов и тактовом входу второго регистра памяти, а выход старшего разряда второго преобразователя кодов соединен с первым входом знакового разряда сумматора и с входом знакового разряда регистра памяти, о т л и ч а ю щ и йс я тем, что, с целью повышения спектральной чистоты выходного сигнала, между выходами младших разрядов накопителя и вторыми поразрядными входами перемножителя включен блок вычисления угловой коррекции, тактовый вход которого соединен с первым выходом блока синхронизации, выход .старшего разряда первого преобразователя кодов подключен к входу знакового разряда первого регистра памяти, другой вход знакового разряда сумматора соединен с шиной логического нуля, а выход знакового разряда блока вычисления угловой коррекции соединен с входом знакового разряда вто1О рого регистра памяти. Источники информации, принятые во внимание при экспертизе 1. Тирней и др. Цифровые синтезаторы частоты. — "Зарубежная радио15 электроника", 1972, Р 3, с. 57-67 (прототип) . з
