Арифметико-логическое устройство

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ (61) Дополнительное к авт. свид-ву (22) Заявлено 1406.78 (21) 26 31429/18-24 с присоединением заявки М— (23) Приоритет

Опубликовано 300681 Бюллетень И 24

Дата опубликования описания 300681 (51)М. Кл.

G 06 F 7/38

Государственный комитет

СССР по дел ам изобретен и и и открытий

М) М (681.325 (088.8) (72) Авторы изобретения

Е.И. Врюхович и М.А.Дуда (71) Заявитель

Ордена Ленина институт кибернетики Aii украинской ССР (54) АРИИ .ETViKO-ЛОГИЧЕСКОЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и. может быть использовано при контроле ЦВМ по модулю, а также в ЦВМ, работающей в системе счисления с основанием р 2.

Известно арифметико-логическое устройство, содержащее отдельные узлы арифметической и логической обработки двоичной информации. B зависимости от управляющим сигналов это устройство выполняет логические операции И, ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ, а также арифметическую операцию сложение. При выполнении логических операций используется только логичес- f5 кий узел, а при выполнении арифметической операции сложение, используется только арифметический узел Г 11.

Известно арифметико-логическое устройство, выполняющее логические 29 операции И, ИЛИ и ИСКЛЮЧАЮЩЕЕ ИЛИ, а также операцию сложение над числами, заданными в двоичном коле, содержащее два узла десятичных корректоров, узлы логический, .сумматоров, пе- 2S рекоса кода, сдвига, переноса. Выполнение арифметических и логических операций осуществляется при помощи одних и тех же узлов арифметико-логического устройства 2 . 30

Однако при таких схемных решениях арифметико-.-огические устройства не могут выпот:нять арифметические и логические ог.ера: ии над числами, представленным;-*, в системе c÷èñëåíèÿ с основанием р -,. ?.

Наибол-е близким к предлагаемому по техническo!i сущности является арифметик".-логическое устройство, содержащее три матрицы логических элементов i, и две группы элементов

ИЛИ, вертикальные и горизонтальные входные шины первой матрицы элементов И подсоединены соо BeTGTHeHHo к Выходным шинам третьей и второй матриц элементов И 31.

Недостаток известного устройстваневозможность выполнения логических оп-ераций И и ИЛИ.

Цель изобретения — расширение функциональных возможностей арифметико †логическо устройства, заключающегося в возможности выполнения логических операций И и ИЛИ.

Поставленная цель достигается тем, что в арифметико †логическ устройстве, содержащем матрицы логических элементов И и группы элементов ИЛИ, причем входы устройства подключены ко входам элементов ИЛИ

842793 первой и второй групп, первые группы выходов первой и второй групп элементов ИЛИ соединены с первой и второй группами входов первой матрицы элементов И соответственно, вторые группы выходов первой к второй групп эле5 центов ИЛИ соединены с первой и вто рой группами входов второй матрицы элементов И, выходы третьей матрицы элементов И подключены к выходам устройства, введены два блока коррекции и,цва логических коммутатора, управляющие входы которых подключены к первому, второму и третьему управляющим входам устройства, выходы IIepHQI, u второго логических коммутаторов соединены с первой и второй группами входов третьей матрицы элементов И сооТ ветственно, а входы первого и второго логических коммутаторов подключены к выходам соответственно первой матрицы элементов И, первого блока коррекции и второй матрицы элементов

И, второго блока коррекции, входы первого блока коррекции подключены к выходам первых групп первой и второй групп элементов ИЛИ, входы второго блока коррекции подключены к выходам вторых групп первой и второй групп элементов ИЛИ, каждый блок коррекции выполнен на элементах И и И-НЕ, входы которых соединены со входами соответствующего разряда блока коррекции, а выходы подключены к выходам блока коррекции.

Ка фиг. 1 представлена блок-схема арифметико-логического устройства; на фкг. 2 и фиг. 3 — функциональные схемы отдельных узлов (блоков 1,4,5 к 6,8) арифметико-логического устрой— ства по mod 16.

Устройство содержит первую 1, вто- 40 рую 2 и третью 3 матрицы элементов И, первую 4 и вторую 5 группы элементов

ИЛИ, первый 6 и второй 7 логические коммутаторы, первый 8 и второй 9 бло— ки коррекции, управляющие входы логи- 45 ческих операций И 10, ИЛИ 11 и арифметической операции 12 сложения. Горизонтальные входы k матрицы 1 подключены к выходным шинам логического коммутатора 6, а вертикальные входы р матрицы 1 подключены к выходным lliH .-ам логического коммутатора 7.

Вертикальные а и горизонтальные в входные мины матрицы 2 подсоединены через элементы ИЛИ групп 4 и 5 к вход-55 ным шинам устройства. Горизонтальные сь и вертикальные 6 входные шины матрицы 3 через элементы ИЛИ групп 4 к

5 подсоединены также к входным шинам устройства. 60

Выходные шины матрицы 2 подключены к входным шинам логического коммутатора 6, выходные шины матрицы 3 подключены к входным шинам логического коммутатора 7. 65

Рассмотрим исходное состояние и связи на примере арифметико-логического устройства по иод 16.

Входные шины Б (первое число) и Г (второе число) пронумерованы так, что при поступлении первого и второго чисел возбуждаются те шины первой ((второй групп элементов ИЛИ, номера которых совпадают с конкретными значениями этих чисел (фиг. 2). Числа по mod 16 принимают значения О, 1, 2, ...,8,9, А, В, С, D Е, F Среди этих чисел числа 0, 4, 8, С сравнимы с нулем по вод 4. Поэтому в группах элементов ИЛИ 4 и 5 входные шины устройства с номерами 0,4,8, С объединены в выходные шины а и в этих групп соответственно. Чйсла 1, 5, 9, D сравнимы с единицей пс mod 4. Поэтому в группах 4 и 5 входные шины устроист

aa c номерами 1, 5, 9, D объедкнены в выходные шины а и в этих групп

1 соответственно. Аналогично входные шины устройства с номерами 2, 6, А, E объединены в выходные шины а2 и в2 групп 4 и 5, к входные шины устройства с номерами 3, 7, В, F — - в выходные шины а, и в> групп 4 и 5.

Среди чисел по mod 16 частное от деления чисел 0,1,2,3 на 4, округленное до ближаишего целого в меньшую сторону, равно нулю. Поэтому в груп— пах 4 и 5 входные шины устройства с номерами 0,1,2,3 объединены в выходные шины р и ф этих групп соответственно. Частное от деления чисел 4, 5, 6, 7 на 4, округленное до ближай— шего целого в меньшую сторону, равно единице. Поэтому в группах 4 к 5 входные шины устройства с номерами

4, 5, 6, 7 объединены в выходные ши— ны с, и ) этих групп соответственно.

Аналогично входные шины устройства с номерами 8, 9, А, В объединены в выходные шины с6 и (групп 4 и 5, и входные шины C, D Е, F устройства объединены в выходные шины а . и (ф групп 4 и 5..

Вертикальные шины а,, в, а2, д группы 4 и шины в, в, в, в группы 5 подсоединены к вертикальным ао, а „ a>, а и горизонтальным вл, в,, в, в, входным шинам матрицы 2.

Выходные шкны сСр,сС„,o .2, о,. группы 4 и 9д, Р<, 5, 5 группы 5 подсоединены к горизонтальньм 0(, й, Ng б и вертикальным )Ьд, ф„, (, Д, входным шинам матрицы 3.

Матрицы 2 и 3 состоят из шестнадцати элементов И, расположенных по четыре в каждой строке и в каждом столбце. Входы элементов И, расположенных в нулевых строках матриц 2 и

3 подсоединены к Ь„ и д соответственно, в первых строках матриц 2 и 3 к шинам в и Q во Bòорых строках к шинам в, и СЬ, в третьи" с.троках к шинам в к у..,. Аналогично входы элементов И, расположенных в нулевых

842793 столбцах матриц 2 и 3, подсоединены к шинам ас и р, соответственно, в первых столбцах — к шинам а и 3, но вторых столбцах — к шинам а2 и р в третьих столбцах — к шинам а> и р .

Все элементы И матрицы 2, стоящие на диагонали матрицы, формируют одну и ту же функцию (например 2 + 0

1 + 1 = 0 + 2), поэтому они объединены в одну выходную шину матрицы.

Число таких диагоналей равно семи, поэтому число выходных шин матрицы также равно семи, и они пронумерованы через Ср -С и подсоединены к соответствующим входным шинам логического коммутатора 6.

Аналогично выходные шины матрицы 15

3 пронумерованы через р — )(и подсоединены к соответствующим входам логического коммутатора 7.

Логический коммутатор 6 (фиг, 3) на логических элементах ИЛИ 13 — 13 ДО

И 14 — 14„„ описывается следующими лот ическими уравнениями

Кр- — — CoV (C )- е» ° d<, k < =Cl (с 2qd )V e> ° (dÄV с2 )Ч C4 ° е„° д

k<=C< d v д1 С2 е, г (d чбтр) ° е ЧСз х

k =С (d2чu>)V(С ЧС ) ° d e4 +

X (dÄV d2);

С4 ° d, l(5=Cg ° d, k =g

4 где

30 функции на соответствующих выходных одноименных шинах р, k,...,k логическсгс комму1 n татсра 6;

Ср, C,..., Cq — переменные на соответствующих входных одноименных шинах Ср,С С логического коммутатора 6;

42, d — переменные на входах

10-12, характеризующие логические операции И, ИЛИ, арифметическую опе- 4О рацию сложение, соответственно; е,, е, е>, е4 — Функции на соотнетственных выходных одноименных шинах е„, е, е>, е4 блока 8 коррекции (на логических элементах И 16, 16@, 45

И вЂ” НЕ 15», 15 ), которые при переменных а,, а, в, в на соответствующих входных одноименных шинах а, а, в, в, блока 8 коррекции равны

50 е„= в„-а„; е = в,. а„;

В2 cl2 е4

Блок 9 коррекции и логический коммутатор 7 описываются аналогичными соответствующими логическими выражениями. Поэтому выходные шины блока 9 коррекции пронумерованы через — r

4 и подключены к соответствующим входным шинам логического коммутатора 7, выходы которого пронумерованы через о0

Р— P> и подключены к соотнетствующйм входным вертикальным шинам матрицы 1.

Выходные шины k> " k> логического коммутатора 6 подключены к соответст- 65 вующим входным горизонтальным шинам ,матрицы 1.

Входы элементов И, расположенных в нуленой строке и в нулевом столбце матрицы 1, подсоединены к входным шинам k и Рд матрицы 1, соответственр но, в четвертой строке и во втором столбце — к шинам k и Р4, н пятой строке и в третьем столбце — к шинам и Р>, в седьмой строке и в четнертом столбце — к шинам k u P во второй строке и в пятом столбце — к шинам k< и Р, в третьей строке и в шестом столбце — к шинам k и Рд, в шестой строке и в седьмом столбце к шинам k- и Р, (несоответствие межн ду номерами строки матрицы 1 и се входной горизонтальной шины сделано для наглядности и простоты чертежа).

Выходы элементов И матрицы 1, соответствующие одной и той же сумме

no mod 16, объединены в одну выходную шину.

При поступлении первого Б и второго Г чисел возбуждается пара входных шин групп 4 и 5 элементов ИЛИ, соответственно, что приводит к возбуждению пары входных шин матриц 2 и 3.

B зависимости ст разрешающих потенциалов на шинах 10-12 управления и гары возбужденных входных шин матриц 2 и 3 возбуждается пара входных шин матрицы 1, вследствие чего на выходе устройства Формируется результат . лер, в арифметикс — логическом устрой;..:.е пс ло0 16 возбуждены входные ины первого числа Б, ранногс 5, и : гсрсго числа Г, равного 6.

При в"збуждении входной шины б группы 4 -лементов ИЛИ возбуждаются выходные ш. .ны а и ст,, этой группы. при всзб ."..zlíèè входной шины 5 группы 5 элеь -:.:"св ИЛИ возбуждаются ныходные ш,:,. в и (, группы 5. .Возбуждение этих, ..н приводит к возбужцению входных шин, и в„ матрицы 2, а, следовательно, :- .ходнси шины C этой матрицы. Кроме ".:-с, возбуждаются входные шины A< < матрицы 3, что приводит к возбуж -:-:le ее выходной шины с номером 2 .

Если разре : ций потенциал на шине

И 10 управлен! — тс при возбужденных входных шинах . ч соответствующих логических кои TQpoB б и 7 возбуж— дены выходные -.: -. этих блоков с номерами ko и Р„ . 1 †. — ждение, таким образом, передает.- хсдным шинам k @ z

Р матрицы 1. Э .:инодит к нозбуж1 дению выходной и" - матрицы 1 с номером, равным 4. Де .: †;.ительно, 6 ° 5

4(mod 16).

Если разрешающк- ; тенциал на шине логической спераци и 11, то при возбужденных входных -, нах С> и $< соответствующих логическ.х коммутатоов б и 7 будут возбуж-, .ны выходные ны этих блоков с номерами k H P»

842793

ВОэбуждение, таким образом, передается входным шинам k и Р, матрицы 1.

Это приводит к возбуждению выходной шины матрицы 1 с номером, равным 7.

Действительно, 6 5 = 7(mod 16) .

Если разрешающий потенциал на входе 12 (арифметическая операция сложение), то при возбужденных вхоцных шинах С и g соответствующих логических коммутаторов 6 и 7 возбуждены выходные шины этих логических коммутаторов с номерами )< и Рц . Возбуждение, таким образом, передается входным шинам к, и Р матрицы 1. Это приводит к возбуждению выходной шины матрицы 1 с номером, равным B.

Действительно, 6+5 = B(mod 16) . 15

Такое построение арифметико-логического устройства отличает предлагаемое устройство от известного по количеству выполняемых операций.

Арифметико-логическое устройство Щ может выполнять логические операции

И, ИЛИ и арифметическую операцию сложение над числами в системе счисления с основанием р . 2.

cLормула изобретения

1. Арифметико-логическое устройство, содержащее матрицы элементов И и группы элементов ИЛИ, причем входы устройства подключены Ко входам элементов ИЛИ первой и второй групп, первые группы выходов первой и второй групп элементов ИЛИ соединены с пер г вой и второй группами входов первой матрицы элементов И соответственно, вторые группы выходов первой и второй групп элементов ИЛИ соединены с первой и второй группами входов второй матрицы элементов И, выходы треть 4Q ей матрицы элементов И подключены к выходам устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства, заключающегося в воэможности выполнения логических операций И и ИЛИ, помимо операции суммирования по модулю, в устройство введены два блока коррекции и два логических коммутатора, управляющие входы которых подключены к первому, второму и третьему управляющим входам устройства, выходы первого и второго логических коммутаторов соединены с первой и второй группами входов третьей матрицы элементов И соответственно, а входы первого и второго логических коммутаторов подключены к выходам соответственно первой матрицы элементов

И, первого блока коррекции и второй матрицы элементоз И, второго блока коррекции, входы первого блока коррекции подключены к выходам первых групп первой и второй групп элементов ИЛИД входы второго блока коррекции подключены к выходам вторых..групп первой и второй групп элементов ИЛИ.

2. устройство по п, l, о т л и ч а. ю щ е е с я тем, что каждый блок коррекции выполнен на элементах

И и И-НЕ, входы которых соедине" со входами соответствующего разряда блока коррекции, а выходы подключены к выходам блока коррекции, Источники информации, принятые во внимание при экспертизе

Дроздов Е.А. и др. Электронные вычислительные машины единой системы, М., "Машиностроение", с. 2 !4, рис.

6.4.

2. Процессор ЕС-1020. Под ред.

A....Ларионова, М., "Статистика", 1975 с. 68, рис. 6.1.

3. Авторское свидетельство СССР

7 352276, кл. 0 05 Р 7 50, 1970 (прототип).

842793

k7 gz

Щг,3

Составитель В.Березкин

Редактор и.ковальчук техред и, усталою корректор Г.назарова

Заказ 5102/бО Тираж 745 Подписное

ВИИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раучаская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4