Устройство для контроля логическихблоков

 

ОПИСАЙИЕ

ИЗОБРЕТЕНИЯ

Союз Советскик

Социалистических

Ресиублик (i)>342821

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6! ) Дополнительное к авт. свид-ву (22) Заявлено 221 179 (2t) 2832418/18-21 5)м К„з

С 06 F 11/22 с присоединением заявки Й9Государствеиимй комитет

С С С P . иО делам июбретеиий и открытий (23) Приоритет . -.

Опубликовано 3006.81,Ьюллетень И9 24

-,(Я) >4Õ 681. 326.74 (-088. 8.) Дата опублииовани я Описания 3006.81 (72) Авторы изобретения

В.Д.Руденхо, A.Í.Òoëêà÷ås и B.Е.Чмут

/ (71) Заявитель

1 (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ ВОЛОКОВ

Изобретение относится к вычисли= тельной технике и предназначено для тестового контроля логических блоко в.

Иззестно устрсйство для ислытання логических блоков, содержащее генератор тактов, генератор случайных кодов, эталонный и логический блоки, блок сравнения, блок управления, дещифратор, сумматор по модулю 2, коммутатор,f1).

Недостатком известного устройства является недостаточная достоверность. контроля вследствие того, что для проверки логического блока в этом устройстве необходимо иметь такой же, но эталонный логический блок, который ие всегда может быть в исправиом состоянии. .Известно также устройство для контроля логических блоков, содержащее коммутатор, блбк усилителейнормализаторов, .магистральную атину, временной. дискриминатор, амплитудный дискриминатор, блок ввода-вывода., блок ввода, блок печати, пульт управления, блоки проверки стандартных ячеек, состоящие из блоков установок, компараторов, блоков. управ.ления установками, блоков регистра» ции, блок управления, схему ИЛИ, генератор тестов (2) .

Недостаток устройства - низкое быстродействие вследствие того, что генератор теста перебирает все возможные комбинации входных сигналов. Это приводит К избыточности теста и увеличивает время нроверки блоков. Кроме того, устройство может проверять только отдельные стан- . дартные логические блоки,для каждого типа которых в устройстве имеется отдельный блок проверки, что ограни-, чивает область применения устройства.

Наиболее близким к предлагаемому . является универсальное программируе- мое устройство сОпряжения для испытания цифровых схем,.содержащее синхронизатор,: соединенйый первым выходом

2О с первым входам:комйаратора, соединенного выходом с первым входом первого блэка Памяти, соединенноГо вторым входом со вторым. выходам синхронизатора, третий. выход которого .соединен с первым входом второго блока памяти, сотвдиненного выходом через первый триггер со вторьы вхо- дом компардтора и первьвт входом эле мента И со вторым входом которого

30 соединен выход второго триггера, 842821 а с выходом — вход ключа, выход которого соединен с третьим входом компаратора и с выходом устройства.

Известное устройство под воздействи-. ем теста, поступающего от внешнего блока памяти, формирует стимулирующие сигналы, подаваемые на входы про" веряемой цифровой схемы, получает от нее ответные сиг| алы, сравнивает их с эталонными сигналамии запомина ет результаты сравнения. Информация И) от внешнего блока памяти, в котором хранится тест, передается в регистр данных, первый и второй блоки памятя, по .отдельным каналам. причем, в регистр данных записывается информация о стимулирующих сигналах, в первий блок памяти - данные, определяющие какой из выводов цифровой схемы необходимо закоммутировать как вход, а какой как выход, Во второй блок памяти .устройства поступают эталонные 2О данные ответных сигналов (3).

Недостаток известного устройства — ограниченная область применения и недостаточное быстродействие. Ограниченность применения обусловЛена Q$ тем, что при контроле цифровых схем может использоваться только такой внешний блок памяти, в котором имеется по крайней мере три выходных канала, по которым данные о тесте передаются в регистр данных и первый и второй блоки памяти. Например, это устройство нельзя применять с такими внешними блоками памяти, в которых имеется лишь один выходной канал, а именно: с фотосчитывающимн механизмами, накопителями на магнитной ленте и т.д. Если в качестве внешнего источника информации использовать ЭВМ, то для подключения к ней известного, устройства понадобится занять три выходных канала, которые не всегда могут быть в наличии.

Низкое быстродействие устройства обусловлено теМ, что время считывани еста из регистра данных (время одного цикла) определяется количеством разрядов в регистре данных и не зависит от длины теста, так как в устройстве отсутствуют узлы, обес- у)

-начинающие уменьшение длительности цикла при уменьшении длины теста.

Длина же теста определяется слож.ностью проверяемой цифровой схемы, и регистр. данных в известном устройстве должен- содержать такое количест-: во разрядов, чтобы поместить тест максимальной длины. Следовательно, в устройстве время проверки не зависит от длины теста и постоянно, так,как равно времени поочередного 40 считывайия информации из всех разрядов регистра данных. Это увеличивает время проверки тех цифровых схем, у которых длина теста меньше ,4аксимальной величины, т.е. снижаей быстродействие известного устройства н является его недостатком.

Цель изобретения — расширение области применения и повышение быстродействия устройства.

Поставленная цель достигается тем, что в устройство для контроля логических блоков, содержащее синхронизатор, соединенный первым. выходом с первым входом компаратора, соединенного виходом с первым входом первого блока памяти, соединенного . вторым входом со вторым выходом синхронизатора, третий выход которого соединен с первым входом второго блока памяти, соединенного выходом через первый триггер со вторым входом компаратора и первым входом элемента И, со вторым входом которого соединен выход второго триггера, а с выходом — вход ключа, выход которого соединен с третьим входом комцаратора и с выходом устройства, введены блок сопряжения, первый, второй, третий, .четвертый, пятый и шестой.регистры хранения, первый и второй счетчики, первый и второй блоки сравнения и регистр сдвига, причем. вход устройства соединен с первым входом блока сопряжения, соединенного выходом с первыми входами первого, второго, третьего и четвертого регистров хранения, первые выходы первого и второго регистров хранения соединены соответственно с первым и вторым входами синхронизатора, выход третьего регистра хранения соединен с первым. входом первого блока сравнения,.соединенного вторым входом с выходом пятого регистра хранения и первым входом первого счетчика, соединенного выходом со входом пятого регистра хранения, с третьим входом первого блока памяти, вторым входом второго блока памяти и с третьим входом первого блока сравнения, соединенного выходом с третьим входом синхронизатора,. соединенного четвертым виходом со вторым входом первого счетчика, пятым выходом " с первым входом второго счетчика, второй вход которого соединен с выходом шестого регистра хранения и первым входом второго блока сравнения, второй вход которого соединен с выходом второго счет- . чика и со входом шестого регистра хранения, а выход " с четвертым входом синхронизатора, соединенного шестым выходом с первым входом регистра сдвига, выход которого соединен со вторим входом четвертого регистра хранения, третьим входом второго бло« ка памяти и входом второго триггера, второй вход - с выходом первого блока памяти, третий вход - с первым выходом четвертого регистра хранения, соединенного вторим выходом со вторим входом блока сопряжения, а третьим

842821

60 входом - с седьмым выходом синхрони" затора, соединенного пятым входом со вторым выходом блока сопряжения.

На чертеже дана структурная схема устройства.

Устройство для контроля логических блоков содержит четвертый,регистр l хранения, регистр 2 сдвига, второй триггер 3, ключ 4, выход 5, элемент И б, вход 7, блок 8 сопряжения, второй 9 и первый 10 регистры хранения, синхронизатор 11, второй блок 12 памяти, первый триггер 13, третий регистр 14. хранения, первый блок 15 сравнения, первый блок 16. памяти, пятый регистр 17 хранения, первый счетчик 18, компаратор 19, шестой регистр 20 хранения, второй счетчик 21, второй блок 22 сравнения.

Устройство работает следующим об разом.

Ha вход 7 устройства поступают информационные сообщения от внешнего блока памяти, например, от ЭВМ. Каждое сообщение состоит из трех служебных и нескольких информационных байтов. Количес во информационных байтов определяется числом и выходных каналов устройства и равно n/8.

Под каналом понимается вывод проверяемого логического блока, независимо от того, является он входным или выходным. На чертеже показан только один выходной канала устройства.

Если устройство строится на п каналов, то оно содержит по и компараторов 19, блоков 12 и 16, триггеров

3 и 13, элементов И б, ключей 4 и выходов 5 и и-разрядный регистр 2.

При проверке логического блока каждый из его выводов подключается к одному из выходов 5 устройства.

Первый из служебных байтов определяет режим работы устройства, второй — номер набора, на котором необходимо произвести останов устройства, а третий — величину задержки выдачи ответных сигналов проверяемого блока.

Устройство работает в режимах коммутации, проверки коммутации, подачи на проверяемый блок контролирующего теста и приема от него логичес. ких сигналов в одноразовом и циклическом режимах, останова по номеру кадра, измерения задержки распространения логических сигналов.

При поступлении первого служебного байта на вход 7. устройства блок 8 вырабатывает сигнал синхронизатору

11, который записывает этот байт в регистр 10. Первый байт первого сообщения определяет режим коммутации. Второй байт, приходящий на вход 7. устройства, поступает аналогичным образом в регистр 14, третийв регистр 9. Затем поступает n/8байтов, определяющих программу коммутации, т.е. какой из каналов устройства будет входным, а какой выходным. Каждый иэ этих n/8 байтов сначала по команде синхронизатора параллельно поступает в регистр 1.

После этого синхронизатор 11 вырабатывает 8 импульсов сдвига и сдвигает принятый байт в регистр 2 на 8 разрядов, освобождая место для приема очередного байта. После приема всех n/8 байтов все и разрядов регистра 2 будут заполнены. Их содержимое переписывается в триггеры 3 каждого канала таким образом, что первый разряд,регистра 2 переписывается, в триггер 3 первого канала, втсрой:разряд - в. триггер 3 второго канала и т.д. Состояние триггера 3 определяеФ режим канала на все время раооты с проверяемым устройством. Если в триггер 3 поступает 1, что определяет режим работы канала,как

2О выход устройства, то на второй вход элемента И б поступит разрешающий уровень.

Основной режим работы устройстваподача на проверяемый логический 5 блок и прием от него логических сигналов - режим тестовой проверки.

Блок 8 принимает сообщения в этом режиме аналогично режиму коммутации.

Количество сообщений, принимаемое блоком 8 в режиме тестового контроля,.определяется длиной теста., т.е. количеством кадров информации, подаваемой на вход проверяемого блока.

Под кадром понимается период времени, в течение которого выходные сигналы устройства, поступающие на вход проверяемого блока, остаются неизменными. Каждому кадру соответствует одно сообщение. Тест строится таким образом, что каналы закбммутированные, 40 как выходные, записываются стимулирующие сигналы, подаваемые на вход проверяемого блока, а в каналы, закоммутированные, как входные — информация об ответных сигналах, которые должны поступить от проверяемого блока.

При приеме теста первый байт, записываемый в регистр:10 в каждом .сообщении, определяет режим тестовой проверки. При приеме информационных байтов теста счетчик 18 подсчитывает количество байтов в кадре, а счетчик 21 — количество кадров °

После приема последнего кадра содержимое счетчика 18 переписывается и регистр 17, а счетчика 21 в регистр

20,после чего счетчики 18, 21 сбрасываются в нулевое состояние. Информация о тесте из регистра 2 под управлением синхронизатора l l переписывается в блок 12. Причем информация о первом кадре записывается по первому адресу блока 12, а втором кадре - по второму и т.д.Количество адресов блока 12 определяется количеством кадров. После приема

842821 всех сообщений о тесте блок 8 вырабатывает сигнал, под воздействием которого и при наличии в регистре 10 байта, определяющего режим тестовой проверки, синхронизатор -11 считывает информацию из блока 12, начиная с первого адреса, определяемого счетчиком 18. Выходное число блока

12 записывается в т,иггер 13 и через элемент . И б поступает на ключ

4. Элемент И 6 не пропускает сигналов тех каналов., где в триггер 3 записан 0, т.е. каналов, которые закоммутированы как входы. При последовательном чтении с блока 12 на выходах 5 устройство формирует последовательность логических сигналов, поступающую на входные выводы про.веряемого блока, ключ 4 задает величину уровней логической 1 в зависимости от характеристик тех логических элементов, на которых построен контролируемый блок. В ответ на эти сигналы на выходных выводах контролируемого блока появлятся сигналы, значения которых необходимо проверить. Они поступают на вход компаратора 19, где происходит логическое сравнение ответного сигнала с уровнем логической l или 0 в зависимости от значения ответного сигнала, записанного в блоке 12. При несоответствии ответных сигна лов заданным уровнем логической 1 или 0 или при их неравенстве ответным сигналам, записанным в блоке 12, компаратор 19 вырабатывает сигнал ошибки, который поступает в блок 16. Запись в блок 16 происходит . по тому же адресу, что и в блок 12, так как адрес определяется счетчиком

18. При чтении блока 12 и записи сиг налов ошибок в блок 16 счетчик 18 40 изменяет свой адрес на единицу младшего разряда до тех пор, пока значение адреса блоков 12 и 16 {т.е. счетчика 18) не станет равным коду, записанному в регистре 17. В момент газенства кодов регистра 17 и счетчика 18 блок 15 вырабатывает сигнал, йо которому синхронизатор 11 прекращает изменять состояние счетчика 18, блоков 12 и 16. При этом блок 12 50 .прекращает подачу тестовых сигналов на проверяемый блок, а блок 16 - запись отвЕтных сигналов. Если служебным байтом устройству был задан циклический режим, то работа его продолжается установкой счетчика 18 в нулевое состояние„ а затем чтением с блока 12 и записью в блок 16, начйная с первого адреса и т.д.

Если служебным байтом устройству была задана одноразовая, проверка, Щ то после прохождения одного цикла устройство переходит к передаче результатов.проверки на внешний источ- . иик. При этом синхронизатор 11 на чинает чтЕние с блока 16 с.первого Я адреса. Выходные числа с блока 16 поступают в регистр 2, а затем побайтно из него - в регистр 1 и через блок 8 на вход 7 устройства и поступают в ЭВИ для отображения результатов проверки на дисплее или распечатки иа АЦПУ и т.д.

При считывании каждого байта информации из регистра 2 в регистр-, 1 синхронизатор ll подает на вход счетчика 21 счетные импульсы после считывания байта. Передача байтов прекращается после того, как в счетчике 21 .окажется число, равное числу байтов, записанному в регистре 20.

Блок 22 определяет момент равенства чисел. После передачи одного кадра информации счетчик 18 меняет значение адреса на единицу младшего разряда и йачинает передачу следующего кадра.

После считывания всех кадров информация из блока 16 в счетчик 18 со-. держит число, равное числу кадров, записанному в регистре 17, что определяет схема 15 сравнения, прекращая чтение с блока 16 и передачу информации на вхоц 7.

Таким образом, в предлагаемом устройстве время проверки логических блоков пропорционально количеству кадров теста, а время передачи результатов контроля пропорционально количеству байтов в кадре (количеству контролируемых каналов) и количеству кадров в тесте, В режиме одноразовой проверки устройство обес печивает воэможность определить, исправен или неисправен контролируемый блок и выявить ошибки в сигналах на

его входных и выходных выводах. В цикЛическом режиме работы устройствО производит диагностику логического блока, т.е. локализует обнаруженную неисправность, например, по сигналам на экране осциллографа. Благодаря циклическому режиму проверки на экране осциллографа можно наблюдать осцилограммы сигналов, так как тест на контролируемый блок поступает периодически. В режиме проверки времени появления ответного сигнала на выходе контролируемого блока по отношению ко входным сигналам, в тре,тьем байте каждого сообщения теста содержится код величины задержки выдачи ответных сигналов контролируеimgpo блока. Записанный в регистр 9, этог байт определяет в синхронизаторе 11 время задержки сигнала записи результатов контроля в блоке 16 по отношению ко времени подачи стимулируювщх сигналов на контролируемый блок.

В режиме останова по номеру .кадра

:иа вХОд контролируемого блока поступают постоянные логические уровни, а .результаты. проверки записываются в блок 16. Для этого при передаче теста в регистр.10 поступает байт, 842821

10 определяющий режим останова по номе- ру кадра, а в регистр 14 — байт, определяющий номер кадра, на котором должен проиэойти останов. устройство в этом режиме работает как в режиме тестовой проверки. Однако в момент, когда блок 15 фиксирует равенство кодов в счетчике 18 и регистре 14, счетчик 18 прекращает задавать новые адреса блока 12, вследствие чего в триггере 13 и ключе 4 остаются неизменные логические сигналы, которые поступают на вход контролируемого блока. Результаты контроля поступают в блок 16 и с него через блок 8 на вход 7 устройства, как и в режиме тестовой проверки с той разницей, что на вход 7 поступают результаты проверки только по кадру, на котором произошел останов. Для перехода к проверке на следующем кадре в регистр 14 необходимо записать код очередного .кадра и т.д.

Режим проверки коммутации следует после коммутации и необходим, как контрольный режим. При коммутации и проверке коммутации контролируемый блок к устройству не подключается.

В режиме проверки коммутации в регистр 10 поступает байт, определяющий этот режим. В качестве теста на вход устройства передается кадр из n/8 байтов, во всех разрядах которых записаны единицы. Как и в режиме тестовой проверки, этот кадр поступает по первому адресу s блок

12 и через триггеры 13 и элемеыты

И 6 — на ключи 4. При этом единичные сигналы появлятся на выходе тех каналов, которые закоммутированы как выходы, а на входных каналах будут логические нули, так как логическая 1 проходит через элемент И 6 только того канала, в котором в триггер 3 была при коммутации записана 1 . Логическая 1 с выхода 5 устройства поступает на вход компаратора 19, сравнивается с ним с 1, записанной в триггере 13 и результат сравнения проверки коммутации поступает s регистр 2 и побайтно передается на вход 7 устройства для определения правильности коммутации и исключения ложных ошибок при контроле блоков.

Таким образом, предлагаемое устройство за счет введения в его состав блока .8, регистров 2,9,10,14,20 .обеспечивает связь с внешним блоком памяти по одному каналу, что обеспечивает его применение с произвольным блоком памяти,. каналом связи Й т.д., что расширяет его область применения.

С другой стороны, прецлагаемое устройство характеризуется высоким быстродействием, так как время контроля логических блоков в нем определяется количеством кадров в тесте.

Формула изобретения

Устройство для контроля логических. блоков, содержащее синхронизатор, сОединенный первым выходом с первым входом компаратора, соециненного выходом с первым входом йервого блока памяти, соединенного вторым входом со вторым выходом синхронизатора, третий выход которого соединен с первым входом второго блока,памяти, соединенного выходом че 5 рез первь1й триггер со вторым входом компаратора и первым входом элемента И, со вторым входом которого соединен выход второго триггера, а с выходом- - вход ключа, выход которого

20 соединен с третьим входом компаратора и с выходом устройства, о т л и - ч а ю щ е е с я тем, что, с целью расширения области применения и повышения быстродействия, в него введены блок сопряжения, первый, второй, третий, четвертый, пятый и шестой регистры хранения, первый и второй счетчики, первый и второй блоки сравнения и регистр сдвига, причем вход устройства соединен с первым входом блока сопряжения, выходом соединенного с первыми входами первого, второго, третьего и четвертого регистров хранения, первые выходы первого и второго регистров хранения соединены соответственно с первым и вторым входами синхронизатора, выход третьего регистра хранения соединен с первым входом первого . блока сравнения, соединенного вто40 рым входом с выходом пятого регистра хранения н первым входом первого счетчика, соединенного выходом со входом пятого регистра хранения, третьим входом первого блока памяти, вторым входом второго блока памяти и с третьим входом первого блока сравнения, соединенного выходом с третьим входом .синхронизатора,соединенного четвертым выходом со вторым входом первого счетчика, пятым выходом " c йервым входом второго счетчика, второй вход которого соединен с выходом шестого регистра хранения и первым входом второго блока сравнения, второй вход которого соединен с выходом второго счетчика и со входом шестого регистра хранения, а выход - с четвертым входом синхронизатора, соединенного шестым выходом с первым входом регистра сдвига,.

40 выход которого соединен со вторым входом четвертого регистра хранения, третьим входом второго блока памяти и входом второго триггера, второй вход .- с выходом первого блока памяти, третий вход - с первым выходом

842821

Д .р

Редактор Ю.Середа Техред A. Ач Корректор Н.Стец

° Ю ° 4аМВЮЮ ЮЮ %a Mt °

Заказ 5103/6Х Тираж 745 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, X-35, Раушская наб., д.4/5

ФЮ в.ев

Филиал ППП Патент, r.укгород, ул.Проектная, 4 четвертого регистра хранения, соединенного вторым выходом со вторым входом блока сопряжения, а третьим входом - с седьмым выходом синхронизатора, соединенного пятым входом со вторым выходом блока сопряжения.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

:М 551578, кл. G 01 К 31/02, 1976.

2. Авторокое свидетельство СССР

М 651351, кл. G 06 F 15/46, 1979, 5

3. Патент США В 3849726, кл. G 01 R 31/00, 1974 (прототип) °