Запоминающее устройство

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советсник

Социапистическик

Республик ()842967 (61) Дополнительное к авт. свид-ву— (22) Заявлено 11.07.79 (21) 2796278/18-24 с присоединением заявки №вЂ” (23) Приоритет— (51) М. Кл.

G 11 С 19/00

Гбсуддрстееииый комитет

Опубликовано 30.06.81. Бюллетень № 24

Дата опубликования описания 05.07.81 (53) УДК 681.327..66 (088.8) 00 делам иэобретеиий и открытий (72) Авторы изобретения

П. И. Платонов, В. И. Скорубский, Н. И. Кано (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОИСТВО

Изобретение относится к вычислительной технике, а точнее к запоминающим устройствам, и может быть использовано для хранения информации в цифровой форме.

Известно запоминающее устройство для хранения цифровой информации, состоящее из сдвигового регистра, вход которого подключен к входному каскаду, а выход — к выходному каскаду устройства, каскада регенерации, вход которого соединен с выходным каскадом, а выход — с входным (1).

Однако такие запоминающие устройства имеют большое количество оборудования, сложную схему и малую информационную емкость.

Наиболее близким по технической сущности к предлагаемому является запоминающее устройство, которое содержит регистры сдвига, одни входы которых подключены к полусумматорам, а выходы — к выходной логической схеме, дополнительный регистр сдвига, первый вход которого соединен с первой управляющей шиной и с одним из входов триггера, другой вход триггера подключен к выходу дополнительного регистра, элемент И, один вход которого соединен со второй управляющей шиной и вторым входом дополнительного регистра, другой вход схемы И подключен к выходу триггера, а выход элемента И вЂ” к другим входам основных регистров сдвига (2).

Известное запоминаюшее устройство имеет большое количество оборудования, в особенности регистров, и малую информационную емкость, так как каждый элемент памяти сдвиговых регистров хранит двоичную цифру только одного числа.

Цель изобретения. — повышение инфор1Î мационной емкости устройства.

Поставленная цель достигается тем, что в запоминающее устройство, содержащее регистр сдвига, выход которого соединен с одним из входов выходного блока, триггер

15 управления, первый элемент И, шину тактовых импульсов, соединенную с первым входом первого элемента И, второй вход которого соединен с одним из выходов триггера управления, шину записи информации, сое20 диненную со входом регистра хранения информации и с одним из входов регистра сдвига, шину сброса и адресную шину, введены блок сравнения, два элемента задержки, второй и третий элементы И, три элемента ИЛИ, 842967

10

20 два инвертора и счетчик, один из входов которого подключен к адресной шине, а другой вход — к выходу первого элемента задержки, выход счетчика соединен со входом первого элемента ИЛИ, выход которого подсоединен ко входу первого инвертора, к одному из входов второго элемента ИЛИ и к одному из входов второго элемента И, другой вход второго элемента ИЛИ соединен с шиной сброса, выход первого инвертора подключен к третьему входу первого элемента И, выход которого соединен с другим входом выходного блока и с входом второго элемента задержки, выход второго элемента ИЛИ подсоединен к одному из входов триггера управления, другой вход которого соединен с выходом второго элемента задержки, другой выход триггера управления подключен к первому входу третьего элемента И, второй вход которого соединен с выходом второго инвертора, вход второго инвертора подсоединен к выходу блока сравнения, один из входов которого соединен с выходом регистра сдвига, другой вход блока сравнения подключен к выходу регистра хранения информации, другой вход регистра сдвига соединен с выходом третьего элемента ИЛИ, один из входов которого подсоединен к выходу второго элемента И и ко входу первого элемента задержки, другой вход третьего элемента ИЛИ подключен к выходу третьего элемента И, третий вход третьего элемента И и другой вход второго элемента

И соединены с шиной тактовых импульсов.

На чертеже изображена функциональная схема предлагаемого устройства.

Запоминающее устройство содержит счетчик 1, элементы ИЛИ 2 — 4, инверторы 5 и 6, элементы И 7 — 9, триггер 10 управления, элементы 11 и 12 задержки, выходной блок

13, блок 14 сравнения, регистр 15 хранения информации, регистр 16 сдвига, шину

17 тактовых импульсов, шину 18 записи информации, шину 19 сброса, адресную шину 20.

Устройство работает следующим образом.

Адресный сигнал поступает на счетчик 1.

Перед началом работы триггер 10 по сигналу сброса (шина 19) устанавливается в нулевое состояние.

Если адрес в счетчике 1 не равен нулю, то на выходе элемента ИЛИ 2 появляется единичный сигнал, который через элемент

ИЛИ 3 подтверждает нулевое состояние триггера 10, открывает по одному из входов элемента И 8 и после прохождения через инвертор 5 закрывает по одному из входов элемент И 7. Тактовые импульсы (ТИ) с шины 17 проходят через открытый элемент

И 8, воздействуя на элемент ИЛИ 4 и элемент 11 задержки. В частности, первый тактовый импульс, снимаемый с выхода элемента 4, сдвигает содержимое регистра 16 на один разряд влево, а задержанный эле25

Зо

4 ментом 11 на время, равное. времени срабатывания триггера регистра 16 сдвига, уменьшает содержимое счетчика 1. на единицу.

В регистре 16 исходная информация хранится в сжатом виде., Например, если устройство хранит шестнадцать четырехразрядных чисел, то в регистре 16 записывается одна из следующих шестнадцати последовательностей:

С i = 000 111 101 011 0010;

С = 000 110 101 111 0010;

С, = 000 111 101 100 1010;

С, = ООО 11О 111 1ОО 1О1О;

С, = 000 101 111 001 1010;

Cg = 000 111 100 101 1010;

C = 000 101 100 111 1010;

С, = ООО11О О!О!11!О!О;

С, = 0001011110100110.

С o = 000 100 111 101 0110;

Си — — 000 100 111 101 0110;

С„=-000 101 001 111 О!10;

С!3 = 000 101 101 001 1110, С„ = OOO 11O 1OO 1O1 !1!О;

С, = 000 100 110 101 1110;

С1@= 000 101 001 101 1110;.

В общем случае количество К всевозможных неповторяющихся последовательностей, которые могут быть получены при хранении п-разрядных чисел, определяется соотношением К=2 " -e. В каждой вышеприведенной последовательности содержатся все шестнадцать четырехразрядных чисел. Предположим, что в регистр 16 по шине 18 записана первая последовательность С 1. В последовательности С» эти числа располагаются в следующем порядке: 1, 3, 7, 15, 14, 13, 10, 5, 11, 6, 12, 9, 2. Три последних числа

4, 8, О будут получены в процессе сдвига последовательности С влево, т.е. в результате последовательного перемещения трех нулей из старших разрядов в младшие разряды последовательности. Одновременно с занесением. сжатой последовательности в регистр 16 в регистр 15 записывается число, соответствующее нулевому номеру в последовательности С этим числом является 0001, Сжатые последовательности могут содержать не все и-разрядные числа (слова), если запоминающее устройство предназначено для хранения ограниченного числа слов. При хранении чисел в сжатом виде в качестве адреса числа используется его номер в последовательности. Нумерация чисел в последовательности С, ведется справа налево.

Предположим, что на счетчик 1 поступает адрес (номер числа последоватальности)

0110. Этому адресу в последовательности С„ соотвезствует число 1010. Следовательно, в результате действия первого тактового импульса последовательность С„ в регистре

16 сдвига сдвигается на один разряд влево (сдвиг по кольцу, т.е. выталкиваемый старший разряд занимает место младшего разряда) и имеет вид

С, = 001 111 010 110 010 0, 842967

150

256

2048

256

1024 10

4096 12

1024

)0240

49152

4096

5 . а содержимое счетчика I становится равным

0101. После сдвига в блоке 14 сравнения осуществляется сравнение содержимого и-старших разрядов регистра 16 сдвига (в нашем случае 0011) с содержимым регистра

15 (равным 0001).

При равенстве значений блок 14 сравнения формирует единичный сигнал, а на выходе инвертора 6 — сигнал равный нулю, поэтому элемент И 9 по одному из входов будет закрыт. После 1-го сдвига эти значения неравны, на выходе инвертора 6 †к 1, но элемент И 9 закрыт по 2-му входу, так как т иггер 10 обнулен. алогичные действия осуществляются при поступлении на вход элемента И 8 (шина 17) второго, третьего и т.д. тактовых импульсов. После шестого тактового импульса исходная сжатая последовательность С» в регистре 16 сдвигается на шесть разрядов влево С„= 1010110010060111 (верхний индекс в С равный 6 показывает количество выполненных сдвигов). В п-старших разря- 20 дах регистра 16 оказывается искомое число

1010, ему соответствует номер (адрес) в исходной последовательности С, равный 0110, а содержимое счетчика 1 станет равным нулю. Нулевое содержимое счетчика 1 является признаком конца поиска нужного числа в регистре 16.

Выдача найденного числа из запоминающего устройства осуществляется следующим образом.

Нулевой сигнал с элемента ИЛИ 2 закрывает элемент И 8 и приводит к образова- нию единичного сигнала на выходе инвертора 5. Так как триггер 10 обнулен, то по очередному (седьмому) тактовому импульсу на выходе элемента И 7 образуется единичный сигнал, по которому осуществляется выдача ЗS найденного числа 1010 из старших разрядов регистра 16 через выходной блок 13.

6 тельность не займет свое исходное положение.

Таким образом, дополнительное количество сдвигов 1 необходимое для возвращения числовой последовательности в исходное состояние, определяется выражением 1= m — 4 где m — количество триггеров (запоминающих элементов) в регистре 16, аС -абсолютное значение номера (адреса) в последовательности.

Очевидно, что для хранения !6-ти четырехразрядных чисел требуется 16 запоминающих элементов (триггеров) . Их количество m определяется соотношением m = N, где

N — количество хранимых чисел в заломинающем устройстве. При обычном способе хранения этих же чисел потребуется 64 запоминающих элемента (триггера), так как

m = N п = 16 4= 64, где п — разрядность хранимых чисел.

Сравнительная оценка предлагаемого и известных запоминающих устройств по количеству запоминающих элементов (триггеров) в зависимости от объема памяти приведена в таблице.

Этот же сигнал элемента И 7 через элемент 12 задержки устанавливает триггер 10 управления в единичное состояние. Этим самым дается разрешение на возвращение сжатой числовой последовательности в регистре 16 в исходное состояние. Для этой цели служат блок 14 сравнения, инвертор 6 и элемент И 9. Ввиду того,что содержимое 4 регистра 15 (равное 0001) не равно содержимому и-старшим разрядам в регистре 16, то на выходе блока 14 сравнения формируется код нуля (нулевой сигнал), а на выходе инвертора 6 — код единицы (единичный сигнал), поэтому очередные тактовые импульсы, поступающие по шине 17, проходят только через открытый элемент И 9 (элемеиты И 8 и 7 закрыты) и элемент ИЛИ 4, под действием которых содержимое регистра 16 сдвига сдвигается влево до тех пор, пока в старших его разрядах не оказывается число, равное содержимому регистра 15 (в нашем случае 0001), т.е. пока числовая последоваВведение в предлагаемое устройство блока сравнения, счетчика, элементов ИЛИ, элементов И, инверторов, элементов задержки и сжатого способа хранения информации дает возможность значительно сократить объем оборудования, в особенности запоминающих элементов (триггеров), а следовательно, увеличить его информационную емкость, надежность и снизить стоимость.

Формула изобретения

Запоминающее устройство, содержащее регистр сдвига, выход которого соединен с одним из входов выходного блока, триггер управления, первый элемент И, шину тактовых импульсов, соединенную с первым входом первого элемента И, второй вход которого соединен с одним из выходов триггера управления, шину записи информации, сое842967

Ядрес

Составитель А. Воронин

Техред А. Бойкас Корректор Н. Бабинец

Тираж 645 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент>, г. Ужгород, ул. Проектная, 4

Редактор В. Матюхина

Заказ 5119/68 диненную со входом регистра хранения информации и с одним из входов регистра сдвига, шину сброса и адресную шину, отличаюи4ееся тем, что, с целью повышения информационной емкости устройства, в него введены блок сравнения, два элемента задержки, второй и третий элементы И, три элемента ИЛИ, два инвертора и счетчик, один из входов которого подключен к адресной шине, а другой вход — к выходу первого элемента задержки, выход счетчика соединен со входом первого элемента ИЛИ, выход которого подсоединен ко входу первого инвертора, к одному из входов второго элемента ИЛИ и к одному из -входов второго элемента И, другой вход второго элемента ИЛИ соединен с шиной сброса, выход первого инвертора подключен к третьему входу первого элемента И, выход которого соединен с другим входом выходного блока и с входом второго элемента задержки, выход второго элемента ИЛИ подсоединен к одному из входов триггера управления, другой вход которого соединен с выходом второго элемента задержки, другой выход триггера управления подключен к первому входу третьего элейента И, второй вход которого соединен с выходом второго инвертора, вход второго инвертора подсоединен к выходу блока сравнения, один из входов которого соединен с выходом регистра сдвига, другой вход блока сравнения подключен к выходу регистра хранения информации, другой вход регистра сдвига соединен с выходом третьего элемента ИЛИ, один из входов которого подсоединен к выходу второго элемента И и ко входу первого элемента задержки, другой вход третьего элемента ИЛИ подключен к выходу третьего элемента И, третий вход третьего элемента И и другой вход второго элемента И соединены с шиной тактовых

HMfIgJlbC0B

Источники информации, принятые во внимание при экспертизе

1. Патент Великобритании № 1471071, кл. G 11 С 19/00, опублик. 1977.

20 2. Авторское свидетельство СССР № 428454, кл. G 11 С 19/00, 1974 (прототип).