Цифровое устройство для вычисления функций

 

Союз Советскнк

Соцналнстнческнк

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОИ:КРМУ СВ ВТЕЛЬСТЗУ (ii)855658 (6! ) Дополнительное к авт. саид-ву (22) Заявлено 0712.79 (2f) 2848805/18-24 (53)PA. Хл з с присоединением заявки М

G 06 F 7/544

Госуяарствеяяыя комнтет

СССР яо аслам мзобретемнв я от крытнй. (23) Приоритет

Опубликовано 15.08,81. Бюллетень Н9 З0

Дата опубликования описания 15.08.81 (5З) УАт(881. З (088.8) (72) Автор изобретения

8.Ì. Лукашенко (71) Заявитель (54) ЦИФРОВОЕ УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

ФУНМЦИЙИзобретение относится к вычислительной технике и предназначено для использования в информационновычислительных системах, дискретных преобразователях координат, в системах с функциональными преобразователями дискретной информации.

Известно устройство, содержащее блок памяти, регистр, информационные входы которого соединены с информационными входами устройства, выходы регистра через первую группу элементов И соединены со входами блока адресации, а через вторую группу элементов И с подключенным 15 к выходу устройства, выходы блока адресации подключены ко входам первого коммутатора, управляющие входы первой и второй групп элементов

И, первого коммутатора и регистра 26 соединены с выходом блока управления, группу элементов ИЛИ, распределительный блок и дополнительные коммутаторы. Входы коммутатора соединены с выходами блока адресации, управляющие входы подключены к выходу блока управления,. выходы первого и дополнительных коммутаторов соединены соответственно с входом блока .памяти и через группу элементов ИЛИ 30 подключены к управляющим входам pacl пределительного блока, выходы блока памяти через распределительный блок подключены к счетным входам регистра (1).

Однако при увеличении точности воспроизведения функции уменьшается величина ступени аппроксимирующей функции, что увеличивает число участков аппроксимации, следовательно растет объем адресной части и число коммутаторов, это увеличивает затраты оборудования, уменьшает надежность и быстродействие.

Наиболее близким к предлагаемому по технической сущности является устройство, содержащее регистр, ин4юрмационные входы которого соединены с информационными входами устройства, разрядные выходы регистра соединены с информационными входами адресной комбинационной схемы, управляющий вход которой подключен к входу управления, а выходы соединены с входами блока памяти, первая группа выходов которого подключена к первой группе входов сумматора, а вторая к соответствующим входам микропрограммного автомата, управляющие выходы которого подключены к управля855658 ющим входам регистра комбинационной схемы, сумматора и сдвигового регистра, входы сдвигового регистра сое, динены параллельно с информацион,ными входами регистра, а выходы подключены к второй группе входов сумматора, выходы сумматора являются выходами устройства (2 ).

Недостатком данного устройства является низкое быстродействие.

Действительно, быстродействие этого устройства определяется по формуле

tð+ r t<ä+ m Р см где t — время выборки констант сдвиВ га и корректирующих констант

ПЗУ (постоянное запоминающее устройство), r — число сдвигов входной информации; время выполнения операции сд сдвига на один разряд, . m — число операций суммирования; время выполнения одной операции суммирования двух чисел.

При увеличении точности воспроизведения функции и сохранении аппаратурных затрат блока памяти количество сдвигов растет, а следовательно, уменьшается быстродействие. воспроизведения функции.

Цель изобретения — понышение быстродействия устройства при сохранении аппаратурных затрат блока памяти.

Поставленная цель достигается тем, что в устройстно, содержащее регистр, дешифратор, блок памяти и сумматор, причем информационные входы регистра соединены с входами устройства, первый управляющий вход регистра соединен с входом сброса устройства, выходы разрядов регистра соединены с соответствующими входами дешифратора, выходы которого соединены со входами блока памяти, первая группа выходов которого подключена к первой группе входов сумматора, управляющий вход которого соединен со входом сброса устройства, дополнительно введены m группы элементов И, где m — разрядность коэффициента наклона аппроксимирующей прямой, группа элементов задержки группа элементов ИЛИ и триггер, первый и второй входы которого соединены соответственно со входами сброса и запуска устройства, прямой выход триггера соединен со вторым управляющим входом регистра, инверсный выход триггера соединен с управляющим входом дешифратора, выходы разрядов регистра соединены с первыми входами соответствующих элементов И каждой группы, вторые входы элементов И каждой гр ппы подключены к соответствующим выходам нто" рой группы выходов блока памяти, выходы элементов И каждой группы

I5

ЗО

$0

65 чеРез соответствующие элементы за- держки группы соединены с входами соответствующих элементов ИЛИ группы, выходы которых соединены со второй группой входов сумматора, выходы которого являются выходами устройства.

На чертеже представлена блоксхема устройства.

Устройство содержит регистр 1, триггер 2, дешифратор 3, блок 4 памяти, сумматор 5, m групп элементов И 6 группу элементов 7 задержки и группу элементов ИЛИ 8.

В предлагаемом устройстве значения функций представляются в виде суперпозиции трансформированной в

T-блоках элементов И кодовой последовательности входного аргумента и корректирующих констант. Для участка изменения аргумента (:< .сх 4 х )

7+< функция представлена в следующем виде:

F() =х((9+ "9 + ° ° + (9 )+ ) о) jj 1 где х — аргумент функции;

g — основание принятой системы счисления, ° -« -)

> « — константы преобразования, принимающие значения 0 или 1;

hj — значение корректирующих констант, при „" = 1 i-я группа элементов И открывается, а при „ = 0 нет.

Количество и знаки выбираются с учетом необходимой точности воспроизведения функции. Процедура расчета реализуемой функции заключается н том,что определяется значение корректирующей константы 4 и коэффициента .д „ + t" ÷-... + „„„<+(- ) наклона прямой на j-ом линейном участ» ке аппроксимации.

Цифроное устройстно для вычисления фунКций работает следующим образом.

По входу "Сброс" устройства импульс устанавливает в исходное состояние регистр 1 и сумматор б. Импульс "Запуск" поступает на счетный вход триггера и устананливает на его единичном выходе потенциал, который устанавливаеЪ на выходе регистра 1 выходную кодовую последовательность аргумента. Поскольку разрешающий вход дешифратора 3 открыт нулевым уровнем инверсного входа триггера 2, то под действием кода аргумента на выходе дешифратора 3 сформируется импульс, который поступает на соответствующий вход блока 4 памяти, под действием которого с первой группы выходов блока 4 памяти считывается код константы, который поступает на первую группу входов сумматора 5, а со второй группы выходов блока 4 поступает код константы преобразования на соотнетстнующие управляющие входы группы элементов И б, на выходе которых

855658

Формула изобретения появятся коды аргумента, которые пройдут через элементы задержки на входы элементов ИЛИ 3, с выходов которых импульсы-поступают на соответствующие вторые входы сумматора 5 °

Технико-экономический анююиз предлагаемого устройства показывает что быстродействие этого устройства определяется как с -= в+- ( где F — тактовая частота.. В сравнении с быстродействием известного устройства выигрыш в быстродействии составляет " e*+

1(m 1), @

Кроме того, с введением m групп по и элементов H уменьшается потреб- 45 ляемая мощность по сравнению с известным устройством в 3-4 раза. Введение управляющего триггера кроме уменьшения времени управления (отсутствие команд сдвига и анализа 2О сдвига) упрощает устройство управления, так как отсутствует необходимость в элементах, формирующих вышеуказанные команды.

Цифровое устройство для вычисления функций, содержащее регистр, дешифратор, блок памяти и сумматор, причем информационные входы регистра соединены с входами устройства, первый управляющий вход регистра соединен с входом сброса устройства, выходы разрядов регистра соединены с соответствующими входами дешифратора, выходы которого соединены со входами блока памяти, первая группа выходов которого подключена к первой группе входов сумматора, управляющий вход которого соединен со входом сброса устройства, о т л к ч а ю— щ е е с я тем, что, с целью повышения быстродействия, в него введены

m г р IуHIпIп э л е мMеeнHтTо в ИH, где в — разрядность коэффициента наклона аппроксимирующей прямой, группа элементов задержки, группа элемнвтов ИЛИ и триггер, первый и второй входы которого соединены соответственно со входами сброса и запуска устройства, прямой выход триггера соединен со вторым управляющим входом регистра, инверсный выход триггера соединен с управляющим входом дешифрат@ра, выходы разрядов регистра соединены с первыми входами соответствующих элементов И каждой группы, вторые входы элементов

И каждой группы подключены к соответствующим выходам второй группы выхо-. дов блока памяти, выходы элементов И каждой группы через соответствующие элементы задержки группы соединены с входами соответствующих элементов

ИЛИ группы, выходы которых соединены со второй группой входов сумматора, выходы которого являются выходами устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР по заявке 9 2516193/18-24, кл. G 06 F 15/32.

2. Патент США Р 3962573, кл. 235.-15, 1976 (прототип).

ВНИИПИ Заказ 6915/69

Тираж 745 Подписное

Филиал ППП "Патент", г.ужгород, ул. Проектная,4