Устройство сопряжения

 

Союэ Соаетскик

Социапнстическнх

Рвспублнк

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свмд-ву (22) Заявлено 141279 (21) 2850701/18-24 (51)М с присоединением заявим Йо (23) Приоритет

С 06 F 3/04

Государственный комитет

СССР по делам изобретений н открытий

Опубликовано 23.0881. Бюллвтень М 31

Дата опубликования описания 230881 (53) УДК б81.328 (088.8) Э.M. Мамедли, В.Т. Лысиков, М.В. ВеликОв<кий„ А.П. Хромов и А.А. Давыдов !

/ (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО СОПРЯЖЕНИЯ

Изобретение относится к электронным дискретным устройствам автоматики, телемеханики и вычислительной техники, предназначено для сопряжения двух информационных каналов, когда необходимо обеспечить одновременные запись и считывание, и может быть использовано в телеметрических системах, предназначенных для сбора и хранения информации.

Известно устройство сопряжения,которое содержит последовательно соединенные элементы задержки, счетчик считывания, связанный с дешифратором считывания, компаратор, счетчик записи, подключенный к накопителю через дешифратор записи, и элемент И.Оно позволяет сопрягать информационные каналы, формирует сигнал "Очистка" накопителя и исключает наложение избыточной информации на заранее записанную при переполнении накопителя (1 ).

Однако указанное устройство не позволяет реализовать одновременные запись и считывание непрерывно следующего асинхронного потока цифровых данных.

Известно также устройство сопряжения, которое содержит етное число накопителей (от 2-х и более), записью в которые управляют младшие разряды адреса. Укаэанный способ управления памятью (расслоение памяти) позволяет увеличить пропускную способность памяти, однако не обеспечивает асинхронну:о запись и считывание информации (2 ).

Наиболее близким к предлагаемому изобретению по технической сущности является устройство сопряжения, которое содержит три ЗУ каждое с индикатором состояния, элементы И, которые обеспечивают поступление вхад1э ных данных в нужное ЗУ. волоки ввода и вывода управляют соответственно вводом и выводом данных. Схема запрета формирует сигналы, которые используются блоком ввода для запрета

20 вывода на время ввода (3 ).

Однако известное устройство имеет относительно невысокое быстродействие при выдаче данных из накопителя: а именно, при неблагоприятном соотношении потоков требований на считывание и запись может затянуться время ожидания считываемого массива информации. Обращение к накопителям известного устройства организовано

30 таким образом, что если в первый на.

857967

20

$5 копитель записывается информация, то считывание из него блокируется.Обращение на считывание в этом случае разрешено из второго и третьего накопителей.

Если скорость выдачи информации превышает скорость записи, то после

"Очистки" второго и третьего накопителей устройство не может считать ин формацию из первого накопителя до тех пор, пока запись в него не закончится. Это приводит к затягиванию времени ожидания выдачи данных до полного заполнения первого накопителя.

Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, 1з что в устройство сопряжения, содержащее.два входных регистра, два бло-. ка стековой памяти, счетчик записи и счетчик чтения, два выходных регистра, коммутатор, четыре элемента И и индикатор состояния памяти, причем первый вход устройства соединен с информационными входами входных регистров, второй вход устройства соединен с первыми входами первого и второго 2 элементов И и с синхронизирующим входом индикатора состояния памяти,выходы первого и второго элементов И соединены с управляющими входами соответственно первого и второго входных регистров, выход входного регистра соединен с информационным входом соответствующего блока стековой памяти, выход блока стекавой памяти соединен с информационным входом соответствующего выходного регистра, выходы выходных регистров соединены с информационными входами коммутатора, выход которого является первым выходом устройства, третий вход устройства соединен с первьми входами 40 третьего и четвертого элемента И и с первым запускающим входом индикатора состояния памяти, первый и второй выходы которого соединены соответственно с вторым выходом устройства,с блокирующим входом счетчика адреса записи и с третьим выходом устройстsa, с блокирующим входом счетчика адреса чтения, выход счетчика адреса чтения соединен с адресными входами чтения блоков стековой памяти, первый информационный выход счетчика адреса записи соединен с адресными.входами записи блоков стековой памяти, выход третьего элемента И соединен с входом считывания первого блока стековой памяти и с управляющим входом первого выходного регистра, а выход четвертого элемента

И соединен со входом считывания второго блока стековой йамяти и с управ- фф ляющим входом второго выходного регистра, введены распределитель импульсов записи, распределитель импульсов чтения, блок асинхронной за писи, схема сравнения, регистр начального адреса и блок формирования начала сообщения, причем второй и третий входы устройства соединены с запускающими входами распределителей импульсов соответственно записи и чтения, первый выход распределителя импульсов записи соединен с вторым входом первого элемента И и с первым входом блока асинхронной записи, второй выход распределителя импульсов записи соединен с вторым входом элемента И и с вторым входом блока асинхронной записи, третий выход распределителя импульсов записи соединен с счетным входом счетчика адреса записи, второй информационный выход и информационный вход которого соединены с информационными соответственно входом и выходом регистра начального адреса, первый и второй уп— равляющие входы которого соединены соответственно с выходом блока формирования начала сообщения и с первым выходом индикатора состояния памяти, выходы третьегЬ и четвертого элемено тов И соединены соответственно с третьим и четвертым входами блока асинхронной записи, первый и второй выходы которого соединены с входами записи соответственно первого и второго блоков стековой памяти, первый управляющий вход коммутатора и второй вход третьего элемента И, второй управляющий вход коммутатора и второй вход четвертого элемента И соедииены соответственно с первым и вторым входами распределителя импульсов чтения, третий выход которого соединен с счетным входом счетчика адреса чтения, выход которого и первый информационный выход счетчика адреса записи через схему сравнения соединены с вторым запускающим входом индикатора состояния памяти, а выход блока формирования начала сообщения соединен с вторым входом устройства.

Блок формирования начала сообщения содержит триггер, три элемента

И и два одновибратора, причем вход блока соединен с первыми входами элементов И и с установочным входом триггера, выходы которого соединены с вторыми входами первого и второго элементов И, выходы первого и второго элементов И через соответствующие одновибраторы соединены соответственно с вторым и третьим входами третьего элемента И, выход которого является выходом блока.

Блок асинхронной записи выполнен в виде двух узлов, каждый из которых содержит триггер, элемент НЕ,одновибратор, элемент ИЛИ и три элемента И, причем первый вход узла соединен с первыми входами элементов И узла,второй вход узла соединен с вторым входом первого элемента И узла и через элемент НЕ узла — с вторым входом второго элемента И узла, выход пер857967

Индикатор состояния памяти содержит элементы И 32, триггер 33 и эл»мент И 3 (фиг. 2).

Блок формиронания начала сообщения содержит триггер 35, элементы И

36, 37, одновибраторы. 38 и 39 и эле— мент И 40 (фиг. 3).

Блок асинхронной записи содержит элемент И 41, элемент НЕ 42, элемент

ИЛИ 43, элемент И 44, триггер 45,элемент И 46, одновибратор 47, элемент

И 50, эле...ент НЕ 51, элемент ИЛИ 52, элемент И 53, триггер 54, элемент

И 55, одновибратор 56, входы 57 и

58 триггера (фиг. 4).

Устройство работает следующим образом.

Поступающая на перный вход устройства информация подается одновремен— но на информационные входы двух реги- стров 4 и 6 (вход стековой памяти).

Синхронизирующие импульсы,обеспечивающие запись в регистр 4 или регистр б, поступают с второго входа устройства через элементы И 1 и 3. Распрецелитель 2 импульсов записи управляет указанными импульсами чтения таким образом, что в момент приема слово данных записывается либо в регистр

4, либо н регистр б по очереди.

Записью из регистров 4 и 6 поки 7 и 8 управляет блок 5 асинхронной записи, который начинает перезапись из регистра 4(6) в блок 7(8) сразу же после поступления входной

На фиг. 1 представлена структурная схема устройства сопряжения;на фиг. 2 — то же, индикатора состояния памяти, на фиг. 3 — то же, блока формирования начала сообщения; на фиг. 4 — то же, блока асинхронной записи, на фиг. 5 — временная диаграмма работы блока формирования начала сообщения; на фиг. 6 — пример процес- 40 са формирования сигналов "Очистка" и

"Переполнение"; на фиг. 7 — временные диаграммы работы блока асинхронной записи. информации в входной регистр 4 (6) . Если н момент перезаписи слова регистра 4(6) в блок 7(8) на входах 23 или

24 блока 5 появится запрос на считывание из этого блока, то в блоке 5 асинхронной записи происходит прерывание сигнала записи на время считывания, а по окончании сигнала считывания сигнал перезаписи формируется снова. Считывание информации осуществляется при поступлении импульсов считывания на третий вход устройства.

Импульсы считывания поступают на рас45 пределитель 10 импульсов чтения и через элементы И 9 и 11, которые управляются распределителем 10 импульсов чтения, проходят на синхронизирующие входы первого и второго блоков 7 и 8.

Распределитель 10 импульсов чтения управляет процессом считывания из блоков 7 и 8 таким образом, что реализует поочередное считывание данных из них. При этом блок 5 отдает приоритет процессу считывания перед записью.

Информация, считанная из первого блОка 7, записывается в первый выходной регистр 12, а информация,считанная, из второго блока 8, записывается но второй выходной регистр 13.

Считывание информации из регистра 12 осуществляется через коммутатор 14 во время обновления информации в реУстройство сопряжения содержит элемент И 1, распределитель 2 импульсов записи, элемент И 3, первый входной регистр 4, блок 5 асинхронной записи, второй нходной регистр б,пер- 5р вый блок 7 стеконой памяти, второй блок 8 стеконой памяти, элемент И 9, распределитель 10 импульсов чтения, элемент И 11, первыи выходной регистр

12, второй выходной регистр 13, коммутатор 14, счетчик 15 адресов записи, счетчик 16 адресов чтения, блок

17 формирования начала сообщения,регистр 18 начального адреса, индикатор 19 состояния памяти, схему 20 сравнения, первый 21, второй 22,тре- 40 тий 23, четвертый 24 входы, первый

25 и второй 26 выходы блока асинхронной записи, вход 27, выходы 28, 29 и входы 30 и 31 индикатора состояний

65 памяти (фиг. 1) ного элемента И узла соединен с установочным входом триггера узла,выход триггера узла соединен с вторым входом третьего элемента И узла,выход третьего элемента И узла через однонибр тор узла соединен с одним входом элемента ИЛИ узла, другой вход элемента ИЛИ узла соединен с выходом второго элемента И узла, а выход элемента ИЛИ узла соединен с гасящим входом триггера узла и является выходом узла, а первый, второй входы и выходы первого и второго узла являются соответственно первым-четвертым входами и первым-вторьм ныходами блока.

Индикатор состояния памяти содержит два элемента И и триггер, причем синхронизирующий вход индикатора соединен с первым входом первого элемента И, первый запускающий вход индикатора соединен с установочным входом 20 триггера и с первым нходом второго элемента И, второй вход которого и второй вход первого элемента И соединены c,äторым запускающим входом индикатора, выход второго элемента И 25 соединен с гасящим входом триггера и является вторым выходом индикатора, первым выходом которого является выход первого элемента И, третий нход которого соединен с выходом триггера.

857967 гистре 13. Аналогично считывание из регистра 13 осуществляется во время обновления информации в регистре 12.

При этом порядок следования данных на первом выходе устройства тот же самый, как и порядок поступления их на первый вход устройства (стековая организация памяти).

Импульсы записи с выхода распределителя 2 импульсов записи поступают на вход счетчика 15 адресов записи. Изменение состояния счетчика 15 адресов записи происходит после записи полученной информации по укаэанному в счетчике 15 адресу в первый 7 и во второй 8 блоки из регистров 4 и 6. 15

Сигнал с выхода распределителя 10 импульсов чтения поступает на вход счетчика 16 адресов чтения. Выход счетчика 16 соединен с адресными входами чтения первого 7 и второго 8 блоков и с входом схемы 20 сравнения.

Изменение состояния счетчика 16 происходит после считывания по указанному в счетчике 16 адресу первого 7 и второго 8 блоков в регистры 12 и 13.

Блок 17 формирования начала сообщения вырабатывает сигнал в момент начала приема массива информации. Схема и работа блока 17 формирования начала свобщения приведены ниже. При поступлении сигнала из блока 17 формирования начала сообщения в регистр 18 начального адреса записывается состояние счетчика 15.. B случае совпадения состояния счетчика 15 адресов записи и счетчика 16 адресов чтения схема 20 сравнения посылает сигнал в индикатор 19 состояния памяти. При этом индикатор 19 выставляет сигнал

"Переполнение" на второй выход устройства или сигнал "Очистка" на тре- 4О тий выход устройства в зависимости от состояния блока 7(8) (последний может быть переполненным или очищенным).

Условием нормальной работы блока 7(8) в динамическом режиме является некоторое опережение по времени процесса считывания процессом записи. Если скорость выдачи информации в канал превышает скорость поступ- ® ления информации, наступит момент, когда состояния счетчика 15 адресов записи и счетчика 16 адресов считывания совпадут (см. момент времени на фиг. 6), при этом вырабатывается сигнал "Очистка" и происходит блокировка счетчика 15. B дальнейшем изменение адресов считывания и адресов записи может происходить с одина ковой скоростью (интервал времени с ...с ) . 4©

Если скорость поступления информации опережает скорость выдачи информации в канал возникает момент, когда совпадают состояния счетчиков

15 и 16. В этом случае вырабатывается сигнал "Переполнение" (момент времени с4) и происходит блокировка счетчика 15 адресов записи, а затем возвращение счетчика 15 адресов записи в состояние, соответствующее адресу начала сообщения. Это возвращение (необходимое для исключения потери эоны памяти при переполнении) осуществляется путем передачи начального адреса сообщения из регистра 18 в счетчик 15.

Счетчики 15 и 16 работают циклически: дойдя до максимального адреса они автоматически сбрасываются в "0" (моменты времени t,t ).

Индикатор 19 состояния памяти работает следующим образом.

При совпадении состояний счетчиков 15 и 16 и схеме 20 сравнения вырабатывается сигнал, поступающий на элементы И 32 и 34 через вход 27 и разрешающий работу индикатора 19 состояния памяти. Если после этого проходит сигнал считывания на вход 31, то он проходит через элемент Ж 34 и формирует сигнал "Очистка" памяти на выходе 28.

Если после поступления сигнала из схемы 20 приходит сигнал записи, то он проходит через элемент И 32 и формирует сигнал "Переполнение" блока 7(8) на выходе 29.

Триггер 33 служит для блокировки сигнала "Переполнение" в начальный момент, когда память очищена (и, ec— тественно, состояние счетчиков 15 и

16 адресов записи и адресов считывания совпадают).

Блок 17 формирования начала сообщения работает следующим образом.

Как следует из временной диаграммы (фиг. 5) импульсы записи с второго входа устроиства поступают на элементы И 36, 37, 40 и триггер 35,который разрешает прохождение четных импульсов на одновибратор 39, а нечетных импульсов .на одновибратор 38. Импульсы, выдаваемые одновибраторами, имеют длительность, превышающую максимальное расстояние между двумя импульсами записи, в пределах одного сообщения. d результате этого все импульсы записи одного сообщения, следующие за первым импульсом, блокируются элементом И 40, на выходе которого появляется только первый импульс из всей серии импульсов, относящихся к одному сообщению. Этот импульс используется в качестве сигнала начала сообщения для регистра 18.

Рассмотрим работу Верхнего узла блока 5. Перед поступлением очередного импульса требования записи (вход

22) триггер 45 обнулен импульсом записи, поступающим с выхода 26 на вход

49 установки нуля.

ЕсЛи импульс требования записи и импульс требования считывания (вход

857967

35 ветственно первого и второго блоков . стековой памяти, первый упранляющий вертого элемента И соединен соответственно с первым и вторым входами распределителя импульсов чтения,третий выход которого соединен с счетным входом счетчика адреса чтения,выход которого и первый информационный выход счетчика адреса записи через схему сравнения соединены с вторым запускающим входом индика,гора состояния памяти, а вход блока формирования начала сообщения соединен с вторым входом устройстна.

2. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок формирования начала сообщения .содержит триггер, три элемента И и два однонибратора, причем .вход блока соединен с первыми входами элементов И и с установочным входом триггера, выходы которого соединены с вторыми входами первого и второго элементов

И, выходы первого и второго элементов И через соответствующие одновибраторы соединены соответственно с

$0

S$ блоков стековой памяти, первый инфор-60

z4> не перекрынаются (фиг. 7а), триггер 45 сохраняет нулевое состояние, элемент И 46 закрыт и одновибратор

47 не работает. Импульс с выхода 22 через элемент И 41 и элемент ИЛИ 43 проходит на выход 26.

Если импульсы требования записи и требования считывания перекрываются (фиг. 7d), триггер 45 устанавливается в единичное состояние импульсом, поступающим с выхода элемента

И 44 на вход 48 установки единицы.

Импульс с входа 24 через элемент И

46 своим задним фронтом запускает одновибратор 47. В результате на выходе 26 появляются два импульса: один укороченный (не гарантирующий качества записи), другой "полноценный".

Таким образом, введение н предлагаемое устройство новых узлов и связей позволяет повысить его быстродействие за счет органиэации совмещения режимов записи и чтения. о

Формула изобретения

1. Устройство сопряжения, содержащее два входных регистра, два блока стековой памяти, счетчик записи и счетчик чтения, дна выходных регистра, коммутатор, четыре элемента И и индикатор состояния памяти, причем перный вход устройства соединен с информационными входами входных регистров, второй вход устройства соединен с первыми входами первого и второго элементов И и с синхронизирующим входом индикатора состояния памяти,выходы первого и второго элементов И соецинены с управляющими входами соответственно первого и второго входных регистров, выход нходного регистра соединен с информационным входом соответствующего блока стековой памяти, выход блока стековой памяти соединен с информационным входом соответствующего выходного регистра, выходы выходных регистров соединены с информационными входами коммутатора, выход которого является первым выходом устройства, третий вход устройства соецинен с первыми входами третьего и четвертого элементов и с первым запускающим входом индикатора состояния памяти, первый и второй выходы которого соединены соответственно с вторым выходом устройства, с блокирующим входом счетчика адреса записи и с третьим выходом устройства, с блокирующим входом счетчика адреса чтения, выход счетчика адреса чтения соединен с адресными входами чтения мационный выход счетчика адреса записи соединен с адресными входами записи блоков стековой памяти, выход третьего элемента И соединеч с входом считывания первого блока стеконой памяти и с управляющим входом первого ныходного регистра, а выход четвертого элемента И соединен с входом считывания второго блока стековой памяти и с управлякщим входом второго выходного регистра, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит распределитель импульсов записи, распределитель импульсов чтения, блок асинхроннс и записи, схему сравнения, регистр начального адреса и блок формирования начала сообщения, причем второй и третий входы устройства соединены с запускающими входами распределителей импульсон соответственно записи и чтения, первый выход распределителя импульсов записи соединен с вторым входом первого элемента И и с первым входом блока асинхронной записи, второй выход распределителя импульсов записи соединен с вторым входом второго элемента И и с вторым входом блока асинхронной записи, третий выход распределителя импульсов записи соединен с счетным входом счетчика адреса записи, второй информационный выход и информационный вход которого соединены с информацио. ными соответственно входом и выходом : гистра начального адреса, первый и второй управляющие входы которого соединены соответственно с выходом блока формирования начала сообщения и с первым выходом индикатора состояния памяти,выходы третьего и четвертого элементов И соединены соответственно с третьим и четнертым входами блока асинхронной записи, первый и второй выходы которого соединены с входами записи соотвход коммутатора и второй вход третьего элемента И, второй управляющий вход коммутатора и второй вход чет857967

12 вторым и третьим входами третьего элемента И, выход которого является выходом блока.

3. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок асинхронной записи выполнен в виде двух 5 узлов, каждый из которых содержит триггер, элемент НЕ, одновибратор, элемент ИЛИ и три элемента И, причем первый вход узла соединен с первыми входами элементов И узла, второй вход 1О узла соединен с вторым входом первого элемента И узла и через элемент

НЕ узла — с вторым входом. второго элемента И узла, выход первого элемента И узла соединен с установочным входом триггера узла, выход триггера узла соединен с вторым входом третьего элемента И узла, выход третьего элемента И узла через одновибратор узла соединен с одним входом элемента ИЛИ узла, другой вход элемента

ИЛИ узла соединен с выходом второго элемента И узла, а выход элемента ИЛИ узла соединен с гасящим входом триггера узла и является выходом узла, а первый, второй входы и выходы пер- 25 вого и второго узла являются соответственно первым-четвертым входами и первЫм-вторым выходами блока.

4. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что индикатор состояния памяти содержит два элемента И и триггер причем синхронизирующий вход индикатора соединен с первым входом первого элемента И,первый запускающий вход индикатора соединен с установочным входом триггера и с первым входом второго элемента И, второй вход которого и второй вход первого элемента И соединены с вторым запускающим входом индикатора, выход второго элемента И соединен с гасящим входом триггера и является вторым выходом индикатора, первым выходом которого является выход первого элемента И, третий вход которого соединен с выходом триггера.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 583478, кл. G 06 F 3/04, 1978.

2.Байцер Б. сйрхитектура вычислительных комплексов. 1974, "Мир ", т.1, с. 159.

3. Патент Великобритании 91487706, кл. G 4 А, 1978 (прототип).

857967

Z2

Фиа 7

Составитель Ф.Шахиахметов

Редактор П. Ортутай ТехредМ. Рейвес Корректор М. Коста

Заказ 7244/78 Тираж 745 . . Подписное

ВНИИПИ Государственного комитета-СССР пс делам изобретений и открытий

113Î35, Москва, Ж-35, Раууаская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4