Детерминированно-вероятностный интегратор

Авторы патента:

G06F7/70 - с помощью стохастической последовательности импульсов, т.е. случайно возникающих импульсов, средняя частота повторения которых представляет числа

Союз Соаетскин

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

If АВТОРСКОМУ С ЕТЕЛЬСТВУ

<п1857990 (6 I ) Дополнительное к авт. сеид-ву (51 М. К„.з

G 06 F 7/70 (22) Заявлено 05. 12. 79 (21) 2847516/18-24 с присоединением заявки 89 (23) Приоритет

Опубликовано 230881, тноллетень Йк 31

Дата опубликования описания 23. 08. 81

Госуаарственнмй камнтет

СССР не делам нзебретеннй н вткрытня (53) УДК 681. 3 (088.8) 1 (72) Автор изобретения

Ю. А. Врюхомицкий

Таганрогский радиотехнически институт

/ им. В. Д. Калмыкова (71) Заявитель (54) ДЕТЕРМИНИРОВАННО-ВЕРОЯТНОСТНЫЙ

ИНТЕГРАТОР

Изобретение относится к вычислительной технике и предназначено для использования в цифровых интегрирующих машинах и структурах высокой производительности при вычислении интегралов по независимой переменной.

Известен детерминированно-вероятностный интегратор, выполняющий интегрирование по независимой переменной и содержащий последовательно соединенные блок квантованной функции, вход которого является входом интегратора, блок детерминированного приращения интеграла, второй вход которого является входом независимой переменной интегратора, блок полного приращения интеграла, выход которого является выходом интегратора (11.

Известен также детермиыированновероятностный интегратор аналогично- 2©

ro назначения, содержащий накопительный сумматор, вход которого является входом детерминированных приращений интегратора, а выход через первый умножитель, второй вход которого сое- 2 динен с входом второго умножителя и с входом независимой переменной интегратора, подключен к первому входу ! блока суммирования, выход которого является выходом полных приращений 30 интегратора, и три логико-арифметических блока Г2 .

Недостатком этих устройств является недостаточно высокая точность интегрирования, необходимая для ряда практических задач.

Наиболее близким по техническим решениям к предлагаемому изобретению является детерминированно-вероятностный интегратор, содержащий блок формирования квантованной функции, вход которого является входом приращений подынтегральной функции интегратора, а выход через блок формирования первого детерминированного приращения интеграла, второй вход которого является входом независимой переменной интегратора, подключен к первому входу блока формирования полного приращения интеграла, к второму и третьему входам которого подключены выходы блоков формирования второго и третьего детерминированных приращений интеграла, вторые входы которых связаны с входом независимой переменной интегратора, выход блока формирования полного приращения интеграла является выходом приращений интеграла интегратора, блок формирования вероятностной коррекции интег857990 рала, вход которого является входом вероятностных приращений (31 .

Однако такое устройство требует больших аппаратурных затрат при его ,реализации, имеет большое число нходон и выходов, что также приводит к усложнению устройства и аппаратуры коммутации. Кроме того, устройство обладает недостаточно высоким быстродействием.

Цель изобретения вЂ” упрощение и повышение быстродействия интеграто- о ра.

Поставленная цель достигается тем, что детерминированно-вероятностный интегратор, содержащий первый накопитель, вход которого является входам приращений функции интегрирования интегратора, первый умножитель, первый вход которого соединен с выходом первого накопителя, а второй вход вЂ” является входом независимой переменной ® функции интегрирования интегратора, сумматор, первый вход которого соединен с выходом первого умножителя,а выход является выходом приращений интеграла интегратора, второй и третий 5 умножители, выходы которых соединены .соответственно с вторым и третьим входами сумматора, а первые входы подключены к входу независимой переменной функции интегрирования интег- 4п ратора, второй накопитель, первый вход которого является входом вероятностных приращений функции интегрирования интегратора, первый блок вероятностного кодирования, вход которого З5 соединен с выходом второго накопителя, третий накопитель, первый вход которого соединен с выходом первого блока вероятностного кодирования, дополнительно содержит четвертый, пятый и шестой накопители, первый и второй 1О квантователи, второй блок вероятностного кодирования, вероятностный умножитель, первый нход которого является вспомогательным вероятностным входом интегратора, а выход янляется 45 выходом вероятностных приращений интеграла интегратора, вход четвертого накопителя является входом приращений первой производной функции интегрирования и выходом приращений второй 50 производной интеграла интегратора,а выход четвертого накопителя соединен с вторым входом второго умножителя, вход первого накопителя является выходом приращений первой производной интеграла интегратора, первый вход пятого накопителя является входом приращений второй производной функции интегрирования интегратора, а выход соединен с входом первого квантонателя, первый выход которого сое- бо дияен с входом шестого накопителя, а второй - c вторыми входами второго и пятого накопителей, выход шестого накопителя соединен с вторым входом третьего умножителя и входом второго 45 блока вероятностного кодирования, выход которого соединен с вторым входом вероятностного умножителя, выход третьего накопителя соединен с входом второго квантователя, первый выход которого соединен с четвертым входом сумматора, а второй вЂ” с вторым входом третьего накопителя.

На фиг. 1 представлена блок-схема интегратора на фиг. 2 вЂ” блок-схема блоков 17 и 21 вероятностного кодирования.

Интегратор имеет вход 1 приращений функции интегрирования, вход 2 приращений первой производной функции интегрирования, вход 3 приращений второй производной функции интегрирования, вход 4 вероятностных приращений функции интегрирования, первый накопитель 5, четвертый накопитель б, пятый накопитель 7, второй накопитель 8, выход 9 приращений первой производной интеграла, выход 10 приращений второй производной интеграла, первый умножитель 11,второй умножитель 12, сумматор 13, первый кнантователь 14, шестой накопитель

15, третий умножитель 16, первый блок 17 вероятностного кодирования, третий накопитель 18, второй квантонатель 19, выход 20 приращений интеграла, второй блок 21 вероятностного кодирования, вероятностный умножитель 22 и выход 23 вероятностных приращений интеграла.

Вход первого накопителя 5 подключен к входу 1 приращений функции интегрирования интегратора и к выходу 9 приращений первой производной интеграла интегратора.

Выход первого накопителя 5 соединен с первым входом первого умножителя 11, выход которо-.о соединен с первым входом сумматора 13.

Выход сувеюатора 13 подключен к выходу 20 приращений интеграла ин-. тегратора. Вход четвертого накопителя 6 подключен к входу 2 приращений первой производной функции интегрирования интегратора и к выходу 10 приращений второй производной интеграла интегратора. Выход четвертого накопителя 6 соединен с вторим входом второго умножителя 12, ныход которого соединен с вторым входом сумматора 13. Первый вход пятого накопителя 7 подключен к входу 3 приращений второй производной функции интегрирования интегратора, а выход соединен с входом первого квантователя 14, первый выход которого соединен с входом шестого накопителя 15, а второй выход. вЂ” с вторыми входами пятого 7 и второго 8 накопителей. Выход шестого накопителя

15 соединен с входом второго блока

21 вероятностного кодирования и нторым входом третьего умножителя

16, выход которого соединен с треть857990 вый вход второго накопителя 8 подключен к входу 4 вероятностных приращений функции интегрирования интегратора, а выход соединен с вхоцом первого блока 17 вероятностного кодирования, выход которого соединен первьв входом третьего накопителя

8. Выход третьего накопителч 18 соединен с входом второго квантовате- Щ ля 19, первый выход которого соединен с четвертью входом сумматора 13, а второй выход вЂ” с вторим входсж третьего накопителя 18.

Каждый блок вероятностного кодирования состоит из блока 24 сравнения и датчика 25 случайкых чисел, выход которого соединен с первь)м входом блока 24. Второй вход блока 24 является входом блока вероятностного кодирования, а выход вЂ” выходом блока вероятностного кодирования.

Устройство работает следующим

1 образом.

С входов. 1, 2 и 3 интегратора в 35 накопители 5, 6 и 7 поступают приращения подынтегральной функции ду(х„.), ее первой hy (x.) и второй ду"(х„) производных соответственно. Одновременно приращения ду(х ° ) и ду (х;) уже 4() в качестве приращений первой д z (x ) и второй дг "(х;) производных интеграла поступают на выходы 9 и 10 интегратора соответственно. B накопителях 5 и 6 приращения ду(х„.), gу (х.) с помощью сумматоров складываются соответственно со значениями подынтегральной функции у(х ) и ее производной у (х; ), храйящимися в регистрах этих накопителей с предыдущего шага интегрирования.йри этом образуются значения указанных функUHA на текущем шаге интегрирования

az„(x; „)

hzq (х„... ) (6) (7) (8) у (х.) ) - дх, у (х„ ) (дх /2), у (х„) - (дхз/6) .

С выхода блока 21 вероятностная

65 последовательность 1.",,.()) поступает им входом сумматора 13. Первые входы второго 12 и третьего 16 умножителей и второй вход первого умножителя .11 подключены к входу независимой переменной функции интегрирования интегратора. Выход второго блока 21 вероятностного кодирования соединен с вторым входом вероятностного умножителя 22, первый вход которого подключен к вспомогательному вероятностному входу интегратора,а выход вЂ” к выходу 23 вероятностных приращений интеграла интегратора.Перу(х ) = у(х. ) + ду(х- ) (1) у(х ) = у(х, ) + ду(х ) (2)

В накопителе 7 приращение ду" (x ) ( с помощью сумматора складывается с остатком второй производной подынтегральной Функции 0Y. (g" (x)), образованным на предыдущем шаге вычислений и хранящемся в регистре накопителя 7. Полученная сумма поступает в квантователь 14, который осуществляет над ней операцию квантования с выделением кванта дуя(х ) и

1, нового значения остатка квантования

{)y. (Y"{х)),поступающего с выхода остатка квантования блока 14 на второй вход накопителя 7 в его освободившийся регистр где ф ф вЂ” операции квантования и выделения остатка квантования соответственно.

Остаток квантования Oy;fY"(X)J в качестве начального условйя заносится также в накопитель 8. Полученное квантованное приращение Ьу"(x ) поступает в накопитель 15, где оно с помощью сумматора складывается с квантованним значением второй производной подынтегральной функции у "(х,() образоязнньиа на предыдущем шаге вычислений и хранящемся в регистре накопителя 15. Прн этом формируется новое значение этой функции на текущем шаге интегрирования у (х. ) у "(х„) + ду (x, ), (5) Новые значения функции у(х.; ), у (х-) и у"(x; ) с выходов накопителей 5, б и 15 йоступают в уиножители

11, 12 и 16, которые, имея на вторых входах приращения независимой переменной дх, осуществляют операции умножения соответственно

Значения функции у (х- ), кроме того, поступают на вход второго блока 21 вероятностного кодирования, который осуществляет их преобразование в вероятностную последовательность $< G (-1,0,+Ц в соответствии с алгоритмом

fs gn9 (y<),если p(gc1ъ"(х;Ц) Q ) 4 . О, если,и(уР1У ()(;)f,j ®

3-<,N, 0

N вЂ” числа статистических испытаний, проводимых на одном шаге интегрирования дх.

857990 на второй вход вероятностного умножителя 22, который осуществляет операцию вероятностного умножения вероятностной последовательности „ (3) на вероятностную последовательность Д<(ЦЕ(-1,0,+1), поступающую с вспомогательного вероятностного входа интегратора на первый вход вероятностного умножителя 22. При этом формируется последовательность $ (j), поступающая на выход 23 вероятностных приращений интеграла

g (g= () х(). (О) Последовательность х(р формируется эа пределами интегратора так13 же с помощью алгоритма (9). При этом вместо функции у "(x; ) в алгоритме (9) используется функция (: ) - ) /И, - 1, Я. (11) З}

Вынесение блока формирования („ (1) .аа пределы интегратора объясняется тем, что указанная последовательность является только функцией времени, общей для всех аналогичных интеграто- 5 ров, входящих в состав интегрирующей машины или структуры. Поэтому при условии стохастической развязки последовательность l„(j) целесообразно формировать в каком-либо 30 блоке, общем для всей машины (например, в устройстве управления). Такое решение упрощает как интегратор, так и машину s целом.

С входа 4 вероятностных приращений функции интегрирования интегратора на вход. накопителя 8 поступает вероятностная последовательность

g<(j)6g-1,0, +1, несущая информацию об остатке Rx(xg) подынтегральной функции у(х- ).накапливаясь в ревер- 40 сивком счетчике накопителя 8 с se"" сом каждого символа" А = 4 х3/2N и суммируясь с эанесеннйм ранее в счетчик этого блока значением остатка

Оу УЩ эта последовательность 4Я образует текущее значение некоторого суммарного вероятностного остатка й„(.) о 4 „(х;)м„Е (к)+о (з (х)1-(а)

Текущее значение величины и (х ). поступает в первый блок 17 вероятностного кодирования, который осуществляет ее преобразование по алгоритму, аналогичному алгоритму (9} в SS вероятностную последовательность ((3 В g-1, О, +1}, которая, накапливаясь затем в реверсивном счетчике. накопителя 18, несет информацию об интеграле остатка К „(х .)

3Ю "у (" М? Ф6 ) ((к) (и) где Х 3

Ь РХ /Зй. (Е4) бЗ

Второй квантователь 19 осуществляет выделение иэ накапливающейся величины S(х ) ее квантованного значения S(x +„ и остатка квантования Оэ< ) В(хЦ, который с второго выхода квантователя 19 поступает на второй вход накопителя 18

six,,„>Ô Ыч ) î (s(xgj,<ю> о (8(х)3=ч ОД (х )н .Р(х)Я. (6)

Детерминированные составляющие приращения интеграла (6), (7),(8) и корректирукщая вероятностная поправка (15) с выходов умножителей 11

12,16 и квантователя 19 поступают в суъииатор 13, где они, складываясь, образуют полные приращения интеграла, выдаваемые на выход 20 интегратора

92(X )=VZ„(Xj„}+VX<(X„„)+V ZZ(Xj }+8(Х ) (ф7) !

При соединении предлагаемых интеграторов между собой для решения задач входы. 1-4 интегратора соответствуют выходам 20, 9, 10 и 23. В случае возникновения необходимости суммирования нескольких входных приращений, поступающих с разных интеграторов, на входах 1-4 интегратора необходимо поставить соответствующие сумматоры приращений.

Технико-экономическая эффективность предлагаемого изобретения заключается в упрощении детерминированно-вероятностного интегратора и повышении его быстродействия.

Предлагаемое изобретение позволяет сократить аппаратурные затраты более чем иа 40% и более чем иа 30% затраты на ту часть коммутационного оборудования, объем которой зависит от числа каналов коьмутации.

Многие практические задачи,решаемые на интегрирующих машинах, требуют суммирования приращений на входах интеграторов. Укаэанная выше разница в числе входов у известного и предлагаемого устройств сократит соответственно и число входных сумматоров приращений до четырех вместо шести. Упрощение интегратора в этом случае окажется ew более существенньм.

Кроме упрощения, предлагаемое устройство оказывается и более быстродействующим в сравнении с известным.

Действительно, использование при суммировании квантованного значения корректирующей вероятностной поправки 7(х. „ ) вместо ее полного значения S(x j+ ), позволяет сократить длительность шага интегрирования на

m тактов (m I og N), что. примерно на 20% повышает быстродействие интегратора.

857990

10 формула из обре те ни я

Детерминированно-вероятностный интегратор, содержащий первый накопитель, вход которого является входом приращений функции интегрирования интегратора, первый умножитель, первый .вход которого соединен с выходом первого накопителя, а второй вход вЂ” является входом независимой переменной функции интегрирования интегратора, сумматор, первый вход которого соединен с выходом первого умножителя, а выход является выходом приращений интеграла интегратора, второй и третий умножители, выходы которых соединены соответственно с вторым и третьим входами сумматора, а первые входы подключены к входу независимой переменной функции интегрирования интегратора, второй накопитель, первый вход которого является входом вероятностных приращений функции интегрирования интегратора, первый блок вероятностного кодирования, вход которого соединен с выходом второго накопителя,третий накопитель, первый вход которого соединен с выходом первого блока вероятностного кодирования, о т л ич а ю шийся тем, что, с целью упрощения и повышения быстродействия, он содержит четвертый, пятый и шестой накопители, первый и второй квантователи, второй блок вероятностного кодирования, вероятностный умножитель, первый вход которого является вспомогательным вероятностным входом интегратора, а выход является выходом вероятностных приращений интеграла интегратора, вход чет- вертого накопителя является входом приращений первой производной функ ции интегрирования и выходом приращений второй производной интеграла интегратора, а выход четвертого накопителя соединен с вторым входом второго умножителя, вход первого накопителя является выходом приращений первой производной интеграла интегратора, первый вход пятого накопителя является входом приращений второй производной функции интегрирования интегратора, а выход соединен со входом первого квантователя, первый выход которого соединен с входом шестого накопителя, а второйвЂ” вторьв и входами второго и пятого накопителей, выход шестого накопителя соединен со вторым входом третьего

Щ умножителя и входом второго блока вероятностного кодирования, выход которого соединен с вторым входом вероятностного умножителя, выход третьего накопителя соединен с вхо 5 дом второго квантователя, перв и выход которого соединен с четвертым входом сумматора, а второй вЂ” с вторым входом третьего накопителя.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 407298, кл. G 06 F 1/02, 1973.

2. Авторское свидетельство СССР

Р 600574, кл. G 06 J 1/02,1978.

3. Авторское свидетельство СССР

Р 595749, кл. 6 06 J 1/00, Л 06 F 15/36, 1978 (прототип).

857990

Фиа 1

Фиа Г

Составитель О.Майоров

Техред М. ТабаковиМ Корректор М. Коста