Устройство для нормализации чисел
Союз Сааатскнх
Сецмаанстмасиих
Расаубаюс
i I862139 (61) Дополнительное и авт. сей-Еу(22) Заявлено 0481.80 (2!) 2864 21/18-24
{Щ . Кл.З
6 Об F 7/38 с присоединением заявки ИУГееударстаеввый кеммтет
СССР ве делам юебретеввя в еткРытвй (23) Приоритвт— {53) УДК 681 . 3 .(088.8) Опубликовано 070881. Бюллетень NO ЗЗ
Дата опубликования описания 073931 (72) Авторы изобретения НИЩАЯ!
:". дт)р).
„„„ 13
М. В. Семотюк, Н. A .. Н аз арук и В.П., Г
Ордена Ленина институт. кибернетики
Украинской CCP (73) Заявитель (54 ) УСТРОЙСТВО ДЛЯ НОРМАЛИЗАЦИИ ЧИСЕЛ
Для получения в прототипе сумм, которые. имеют лишь одну значащую единицу в (m+n) разряде регистра миожителя-остатка, процесс сравнения разряда (а+e) накапливающего сумматора .для нолучения нормализованных чисел необходимо повторить и раэ где n » количество разрядов мантис« сы суюая, расположенной в разрядах (m+1,..., и+л) накаплавактяего сумматора и регистра множйтеля-остатка.
Усредненное время.нормализации при равномерном распределенйи вероятностей появления различных чисел равно
ХСР где tc4, - время сравнения разряда (m+1) накапливаххаего сумматора с константой. В связи с этим плавающая запятая ие ваяла применения в процессорах, работавших в реальном масШтабе врЕМени, несмотря на то, .что она значительно расширяет динамический диапазон чисел.
Изобретение относится к области цифровой вычислительной техники и
Может быть использовано для построе ния процессоров, работающих s реальном масштабе времени, и процессоров с коМплексной арифметикой.
Изв стно арифметико-логическое устройство для обработки символьной ийформации 1, которое содержит © блок сдвигателя, который содержит схема для выполнения операции определения пятираэрядного двоичного ксда Ь позиции крайне левой единицы и слове В. Если В ), 2 (старший разряд имеет единичное значение), то тз
Е=О. Если B=O, то E=16 (старший разряд кода 6в =1). при выполнении рассматриваемой операции используется схема комбинационного сдвигателя.
" 20
Недостатком известного устройства является низкая производительность, обусловленная аппаратно-программным выполнением алгоритма нормализации, выполнение которого только аппаратурными средствами приводит к сложным комбинационным схемам.
Наиболее близким техническим решением к изобретению является устройство для нормализации чисел $2) и е 2 f(m+n) .(и+1ц 2(л-1), 862139
Целью изобретения является сокращение нремени нормализации путем незначительного увеличения аппаратур ных затрат, которые позволяют определить двоичный код номера позиции перной значащей единицы слева в мантиссе полученной суммы, который, в свою очередь, позволяет получить порядок нормализованной суюю и осуществить быстрый сдвиг, влево с частотой задающего гЕнератора.
Поставленная цель достигается тем, рая группа входов которого соединена с четвертой группой выходов накапливающего сумматора, а выход соединен с входом триггера переполнения при делении, пятый выход накаплинающего сумматора соединен с четвертым входом регистра множителя остатка, первый выход которого соединен с третьим входом накапливающего сумматора. отличающееся тем, что, с целью.сокращения времени нормализации, оно содержит преобразователь прямого кода числа в дополнительный код, группу элементов И, шифратор и коммутатор. третья группа выходов буферного регистра памяти соединена с первой группой входов коммутатора, выхо,цы которого соединены с четвертой группой входов накапливающего сумматора, четвертая группа выходов которого соединена с первой группой входон преобразователя прямого кода числа в дополнительный код и с первой группой входов группы элементов
И, вторая группа выходов, регистра
55 множителя-остатка соединена со второй группой входов группы элементов И и с второй группой входов преобразователя прямого кода числа в дополни- б5 что устройство для нормализации чисел, содержащее буферный регистр памяти, накаплинающий сумматор, регистр множителя остатка, триггер зна- <5 ка, первый дешифратор, триггер переполнения порядка, триггер исчезновения порядка, второй дешифратор, триггер переполнения при делении, счетчик сдвигов, причем первая и втораягруппы выходов буферного регистра. памяти соединены соответственно с входами первой и второй групп накапливающего сумматора и регистра множителя-остатка, а третья группа выходов соединена с третьей группой 25 входов регистра множителя-остатка, первый выход накапливающего сумматора соединен с входом триггера знака и первым входом первого дешифра-: тора, второй вход которого соединен с вторым ныходом накапливающего сумматора, а первый и второй выходы соединены с входом триггера переполнения порядка и входом триггера исчезновения порядка соответственно, третья группа выходов накапливающего регистра соединена с первой группой входов второго дешифратора, втотельный код. группа выходов которого соединена с третьей группой входов группы элементов И, выход которой соединен с входом дешифратора, выход. которого . соединен с вторым входом коммутатора.
На фиг. 1 представлена схема устройства . нормализации; на фиг. 2 формат двоичного числа с. плавающей запятой; на фиг. 3 - схема соединения регистра плавающего сумматора и регистра множителя-остатка.
Устройство для нормализации чисел. содержит буферный регистр памяти 1, накапливающий сумматор 2, регистр множителя-остатка 3, триггер знака
4, первый дешифратор 5, триггер переполнения порядка 6, триггер исчезновения порядка 7, второй дешифратор
8, триггер переполнения при делении
9, счетчик сдвигов 1Î, преобразователь прямого кода числа в дополнительный код 11,группу элементов И 12, шифратор 13 и коммутатор 14.
Первый и третиА выходы регистра
1 соединены с первыми и третьими входами сумматора 2 и регистра мно-. жителя-остатка 3 соответственно.
Первый выход сумматора 2 соединен с входом триггера знака 4 и первым входом дешифратора 5, второй вход которого соединен со вторым выходом сумматора 2, а первый и второй выходы соединены с входом триггера переполнения порядка б и входом триггера исчезновения порядка 7 соответственно. Третий выход регистра 2 соединен с первым входом дешифратора 8, второй вход которого соединен с чет вертым выходом сумматора 2, а выходсо входом триггера переполнения при делении 9. Пятый выход регистра 2 соединен с четвертым входом регистра множителя-остатка 3, выход которого соединен с четвертым входом сумматора 2. Второй выход регистра
1 соединен со вторым входом регистра множителя-остатка 3 и вторым входом коммутатора 14, выход которого соединен с вторым входом сумматора 2, четвертый выход которого соединен по закону двоичной.инверсии относительно номеров разрядов с вторым входом преобразователя 11 и с первым входом группы элементов
:И 12. Второй выход регистра множителя-остатка 3 соединен с.третьим входом группы элементов И 12 и по закону двоичной инверсии относительно номеров разрядов (фиг. 3) с входом преобразователя 11, выход которого по закону двоичной инверсии относительно номеров разрядов соединен с третьим входом группы элементов
И 12, "выход.которой соединен с входой шифратора 13, выход которого соединен с первым входом коммутато ра 14.
862139
Формула изобретения
Устрой ст во для нормализ ации чисел, содержащее буферный регистр памяти, накапливающий сумматор, регистр множителя-остатка, триггер знака, первый дешифратор, триггер переполнения порядка, триггер исчезновения порядка, второй дешифратор, триггер переполнения при делении, 45 счетчий сдвигов, причем первая и вторая группы вйходов буферного регистра памяти соединены соответственно со входами первой и второй групп накапливающего сумматора и ре- $0 гистра множителя-остатка, а третья группа выходов соединена с третьей групПой входов регистра множителя . ! . устройство работает следующим образом.
Пусть в сумматоре 2 и регистре множителя-остатка 3 сформирована искомая сумма и требуется ее нормализовать. 5
Тогда с четвертого выхода сумматора 2 старшая часть мантиссы суюы поступает параллельно на первый вход группы элеиентов И 12 и на второй вход преобразователя 11. С третьего выхода регистра множителя-остатка 3
Младшая часть мантиссы суюаю поступает параллельно на третий вход группы элементов И 12 и на первый вход преобразователя 11, с выхода которого мантисса суиьы в дополнительном коде поступает на второй вход группы элементов И 12, с выхода которой код единственной значащей единицы в раэ-7 ряде, соответствующем старшей значащей единице в исходной мантиссе, поступает на вход шифратора 13, с выхода которого код номера позиции старшей значащей единицы исходной мантиссы поступает на первый вход кОммутатора 14.
Таким образом, данное устройство позволяет осуществить сдвиг мантиссы сумьы влево .с частотой задающего генератора и в течение сдвига получить значение величины порядка нормализо- Я ванной суммы, минуя этапы сравнения бита m+1 с константой, что обуславливает сокращение времени нормализации. остатка, первый выход накапливаицего сумматора соединен с входом триггера знака и первым входом первого дешифратора,.второй вход которого соединен с вторым выходом накапливающего сумматора, а пеРвый и второй выходы соединены с входом триггера переполнения порядка и входом триггера изчезновения порядка соответственно, третья группа выходов накапливающего регистра соединена с первой группой входов второго дешифратора, вторая группа входов которого соединена с четвертой группой выходов накапливающего .суюаатора, а выход соединен с входом триггера -переполнения при делении, пятый. выход накапливающего сумматора соединен с четвертым входом регистра множителя-остатка, первый выход которого соединен с третьим входом накапливающего сумматора, о т л и ч а ю щ ее с я тем, что, с целью сокращения времени нормализации, оно содержит преобразователь прямого кода числа в дополнительный код, группу элементов И, шифратор, коммутатор, причем третья группа выходов буферного. регистра памяти соединена с первой группой входов коммутатора, выход которого соединен с четвертой группой входов накапливающего сумматор-, четвертая группа выходов которого соединена с первой группой входов преобразователя прямого кода числа в дополнительный код и с первой группой входов группы элементов схем К, вторая группа входов регистра множителя-остатка соединена с второй группой Входов группы элементов И и с второй группой входов преобразователя прямого .кода числа в дополнительный код, группа выходов которого соединена с. третьей группой входов группы -элементов и, выход которой соединен с входом шифратора, выход которого соединен с вторим входом коммутатора.
Источники информации принятые зо. внимание при экспертизе
1. Управляющие систеьы и машины. Изд. АИ УССР, 1978, В 5, с. 100.
2. Я.Чу. Органиэация ЭВЙ и иикропрограммироваиие. И., "Мир", 1975, с. 189, рис 5.2 (прототип)
862139
m m
4Ья
Составитель В, . Дайданов
Редактор Л. Утехина . Техред N. Голинка Корректор О. Билак
Заказ 6613/43 Тираж 745 Подиисное
ВНИИПИ. Государственного комитета СССР по делам изобретений и открмюий
113035, Москва, Ж-35, Раушская иаб., д. 4/5 филиал ППП "Патент", r. Ужгород, ул. Проектная, 4
