Устройство для контроля запоминающих матриц

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОИ:КОМУ СВИ ИТИЛЬСТВУ

Союз Советских

Социалистических

Республик

<щ875468 (б1) Дополнительное к авт. свид-ву (22) Заявлено 300879 (21) 2837825/18-24 5 „.,(„з

G 11 С 29/00 с присоединением заявки l49— (23) Приоритет

Государственный комитет

СССР но делам изобретений н открытий

Опубликовано.23.1031. Бюллетень Й9 39

Дата опубликования описания 2 31081 (53) УДК 681.327 (088.8) ®в,;

=-: вЛау . " "tNg

@„,,.

Мйщ

Научно-исследовательский институт управляющих вычислительных машин (72) Авторы изобретения

В.К. Синельник, A.È. Волох, И.Н. Лашев и Ю.И. Статылко (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЗАПОИИНИОЩИХ

МАТРИЦ

Изобретение относится к запоминаю щим устройствам.

Известно устройство для контроля ферритовых запоминающих матриц, содержащее блок управления, регистр адреса, дешифратор адреса, блок генераторов импульсов тока, блок конт-. роля, блок считывания, блоки коммутаторов, схему блокировки, счетчик, дешифраторы )1) .

Недостаток этого устройства-состоит в том, что в нем невозможно оперативно осуществлять проверку амплитуды импульсов генераторов импульсов тока и настройку порогов дискрими- 15 нации блока считывания, что снижает точность и достоверность контроля запоминающих матриц.

Наиболее близким техническим решением к изобретению является устройст- 20 во для„контроля запоминающих матриц, которое содержит блок управления, регистры адреса, дешифраторы, усилители считывания, блок сравнения, многокаскадные генераторы токов, кОммутаторы, блок выполнения диагностических тестов, шаблон для контролируемой ферритовой матрицы, блок задания и анализа режимов, блок регистрации результатов контроля, регистри- 30 рующий прибор. Это устройство позволяет контролировать ферритовые запоминающие матрицы с определением полной или частичной области хранения информации (OXH) с ручной или автоматической регистрацией результатов контроля. Предельные значения амплитуд импульсов токов при определении ОХИ устанавливаются оператором вручную с панели управления. ОХИ определяется путем перебора комбинаций адресного и разрядного токов, значения которых скачкообразно автоматически изменяются в диапазоне предельных значений (23.

Однако в этом устройстве невоз-. можно проверить взаимное расположение координатных обмоток и обмотки записи-считывания, нарушение во взаимном расположении которых ведет к ложной работе контролируемой матрицы.

Кроме того, в данном устройстве невозможно проверить нарушение в подключении соседних координатных обмоток, что также ведет к ложной работе контролируемой матрицы.

Устройство не обеспечивает при ручном контроле достаточную точность установки амплитуды импульсов токов

875458 и точность установки напряжения порога дискриминации, а также оперативный контроль амплитуды импульсов токов в выходных цепях устройства и напряжения порогов дискриминации блока усилителя считывания, что снижает достоверность проверки контролируемой матрицы и не обеспечивает высокую производительность устройства.

Цель изобретения — повышение

I быстродействия устройства, точности и достоверности .контроля.

Поставленная цель достигается тем, что в устройство для контроля запоминающих матриц, содержащее регистры адреса, дешифраторы адреса, коммутаторы, усилитель считывания, схему сравнения, генераторы тока и блок управления, причем одни из выходов регистров адреса подключены ко входам дешифраторов адреса, одни из входов коммутаторов подключены к выходам дешифраторов адреса и одним из выходов генераторов тока, выходы коммутаторов подключены к первому входу усилителя считывания, первый выход которого соединен с первым входом схемы сравнения, управляющие входы регистров адреса, дешифраторов адреса, схемы сравнения, усилителя считывания, коммутаторов, генераторов тока подключены к выходам блока управления, первый выход схемы сравнения и другие выходы регистров адреса соединены с одним из входов блока управления, введен блок логического анализа и блок обнаружения ошибок в прошивке запоминающей матрицы, входы которого подключены соответственно к первому выходу усилителя считывания и второму выходу схемы сравнения, выходы — соответственно к второму входу схемы сравнения и одному из входов блока логического анализа, другие входы которого соединены со вторым выходом усилителя считывания и другими выходами генераторов тока, а выходы — со вторым входом усилителя считывания, входами генераторов тока и другим входом блока управления, одни иэ выходов которого соединены с управляющими входами блока обнаружения ошибок в прошивке запоминающей матрицы и блока логического анализа.

При этом блок обнаружения ошибок в прошивке запоминающей матрицы целесообразно выполнить в виде блока, содержащего амплитудно-временные селекторы, формирователи сигналов ошибок и элемент ИЛИ, входы которого подключены к выходам формирователей сигналов ошибок, одни из входов которых подключены к одним из выходов амплитудно-временных селекторов, другие входы которых и выход элемента ИЛИ являются выходами блока обнаружения ошибок в прошивке запоминаю щей матрицы, входами которого явля5 !

О

d0 б5 ются входы амплитудно-временных се-. лекторов и другие входы формировате-. лей сигналов ошибок.

Кроме того, блок логического анализа выполнен в виде блока, содержащего формирователи эталонных сигналов, схемы сравнения, формирователь калиброванных сигналов, измерительный узел, узел индикации и блок местного управления, одни иэ выходов и входов которого подключены соответственно к управляющим входам схем сравнения, измерительного узла и фор1 мирователя калиброванных сигналов и к одним из выходов схем сравнения, другие выходы которых и выход измерительного узла соединены со входами узла индикации, выходы формирователей эталонных сигналов подключены к одним иэ входов схем сравнения

1 другие входы которых соединены соответственно с выходом измерительного узла и первым выходом формирователя калиброванных сигналов, первый вход которого соединен с выходом одного нз формирователей эталонных сигналов, второй выход формирователя калиброваниых сигналов и другие выходы блока местного управления явля4 ются выходами блока логического анализа, входами которого являются вход измерительного узла второй и третий входы формирователя калиброванных сигналов и другой вход блока местного управления.

На фиг.1 изображена структурная схема устройства для контроля запоминающих матриц; на фиг.2 — структурная схема блока управления, на фиг.3 — - то же, блок обнаружения ошибок в прошивке запоминающей матрицы; на фиг.4 - то же, блок логического анализа.

Устройство содержит (фиг.1) блок

1 управления, регистры 2 адреса, дешифраторы 3 адреса, коммутаторы 4, приспособление 5 для подключения проверяемой матрицы, усилитель б считывания, схему 7 сравнения, генераторы 8 тока, блок 9 обнаружения ошибок в прошивке запоминающей матрицы и блок 10 логического анализа.

Первый выход схемы 7 сравнения подключен к одному из входов блока

1, а первый вход - к первому выходу усилителя б . Одни иэ выходов генераторов 8 соединены со входами коммутаторов 4. Входы блока 9 подключены соответственно к первому выходу усилителя б и второму выходу схемы 7 сравнения, а выходы соответственно ко второму входу схемы 7 сравнения и одному из входов блока 10, другие входы которого соединены со вторым выходом усилителя б н другими выходами генераторов 8. Первый вход усилителя б подключен к выходам коммутаторов 4. Выходы блока 10 соединены со вторым входом усилителя 6, вхо875468 дамй генераторов 8 и другим входом блока 1, одни иэ выходов которого соединены с управляющими входами блока 10.

Блок управления 1 (фиг.2) содержит формирователь 11 синхросигналов, коммутатор 12, схему 13 выбора теста, формирователь 14 сигналов записи, формирователь 15 тактов обращения, формирователь 16 счетных импульсов, панель 17 оператора, формирователь 18 временной диаграммы.

Формирователь 11 синхросигналов предназначен для выработки серий импульсов с частотой 26,6 МГц и 100кГц, он разрешает работу и останов устройства по сигналу "Ошибка".

Коммутатор 12 распределяет импульсы с частотой 100 кГц на запуск либо формирователя 18 временной диаграммы, либо на блок 10, либо на схему 13 выбора теста в зависимости от состояний регистров 2 адреса, схеьы 7 сравнения и формирователя 11 синхроимпульсов.

Схема 13 выбора теста обеспечивает выбор необходимого теста вручную или автоматическое последовательное включение очередного теста после окончания предыдущего и выдает сиг. нал на схему разряда проверяемой запоминающей матрицы после оконча ния выполнения всех тестов по данному разряду.

Формирователь 14 сигналов записи обеспечивает автоматическое формирование кода числа ("1" или "0") в соответствии с включенным тестом проверки и кодом адреса ячейки памяти.

Формирователь 15 тактов обращения обеспечивает восьмикратное обращение ко всем ячейкам памяти, выдает сигнал разрешения контроля считанной информации на схему 7 сравнения, а также сигналы, разрешающие смену теста или точки проверки.

Формирователь 16 счетных импуль;

cos предназначен для выработки счетных импульсов на регистры 2 адреса, а также формирования программ прохождения теста (100-кратная запись по каждому адресу с 90-кратным контролем считанной информации) . Панель

17 оператора служит для оперативного управления работой устройства и контроля состояний основных узлов и схем устройства по индикации, формирователь 18 временной диаграммы обеспечивает формирование временногв соотношения между сигналами запуска генераторов 8 тока и другими сигналами, определяющими такты чтения и записи.

Блок 9 (фиг.3) предназначен для автоматического определения нарушений взаимного расположения координатных обмоток и обмотки записисчитывания, проходящие через ферритовые сердечники запоминающей матри цы, а также проверки нарушений подключения соседних координатных обмоток на ее входных контактах. Блок

9 содержит амплитудно-временные селекторы 19 и 20, формирователи, 21 и 22 сигналов ошибок и элемент ИЛИ

23, входы которого подключены к выходам формирователей 21 и 22, одни из входов которых подключены к одним из выходов селекторов 19 и 20, другие входы которых и выход элемента

ИЛИ 23 являются выходами блока 9, входами которого являются входы селекторов 19 и 20.и другие входы формирователей 21 и 22. формирователи 21 и 22 формируют соответственно сигналы о нарушении взаимного расположения координатных обмоток и нарушении подключения соседних координатных обмоток контро20 лируемой запоминающей матрицы.

Элемент ИЛИ 23 передает сигналы

"Ошибка. прошивки" с формирователей

21 или 22 на схему 7 сравнения (дпя формирования сигнала остановка устрой25 ства и на индикацию характера ошибки) .

Блок 10 (фиг.4) предназначен для установки необходимых значений амплитуд импульсов токов генераторов 8 и порогов срабатывания селекторов 19 и 20 в ручном режиме работы устройства и для автоматического контроля этих же параметров при автоматическом режиме работы устройства с выдачей сигнала разрешения проверки матЗ5

Блок 10 содержит блок 24 местного управления, измерительный узел 25, первую схему 26 сравнения, формирователь 27 эталонных сигналов, форми40 рователь 28 калиброванных сигналов, вторую схему 29 сравнения, формирователь 30 эталонных сигналов, узел

31 индикации.

Одни из выходов и входов блока 24

45 подключены соответственно к управляющим входам схем 26 и 29 сравнения, узла 25 и формирователя 28 и к одним из выходов схем 26 и 29 сравнения, другие выходы которых и выход узла 25 соединены со входами узла

31. Находы формирователей 27 и 30 подключены к одним иэ входов схем 26 и 29 сравнения, другие входы кото рых соединены соответственно с выходом узла 25 и первым выходом формирователя 28, первый вход которого соединен с выходом формирователя 30.

Второй выход формирователя 28 и другие выходы блока 24 являются выходами блока 10, выходами которого

Щ являются вход узла 25, второй и тре.тий входы формирователя 28 и другой вход блока 24.

Блок 24 предназначен для формирования сигналов, управляющих подклю65,чением генераторов 8 тока с узла

875468 определенного генератора тока. В узле 25 происходит измерение амплитуды импульсов соответствующего генератора тока. Результат измерения в двоично-десятичном коде постулает на узел 31 индикации, где преобразуется в десятичный код и индицируется десятичное значение амплитуды импульсов тока проверяемого генератора, и на схему сравнения 26, где сравнивается с двоично-десятичным кодом, поступающим с формирователя 27. Результаты сравнения анализируются и, в случае несоответствия амплитуды импульсов тока проверя35 емого генератора тока, он выдает сигнал блоку 1 управления на останов устройства.

В узле 31 индикации индицируется значение амплитуды импульсов тока

20 и номер генератора тока, наличие ошибки и указание в большую или меньшую сторону необходимо изменить амплитуду импульсов тока проверяемого генератора тока.

25 В случае соответствия измеренной амплитуды импульсов тока заданному схема 26 сравнения выдает сигнал блоку 24 на переход к проверке амплитуды импульсов тока следующего генератора тока, контролирует его, выдает сигнал на переход к следующему и т.д.

40

55

d0

25, формирователя 28 к усилителю считывания 6 при ручном или автоматическом режиме работы устройства, и управления работой блока 10.

Узел 25 осуществляет измерение амплитуды импульсов токов с генераторов 8 тока и выдачу результа-. тов измерения на десятичную индикацию и на сравнение. эоомиоователь 28 формирует импульсы калибрационного напряжения,амплитуда которых пропорциональна коду, поступающему с формирователя 30, задающего код порога при ручном режи:ме работы, и монотонно увеличивающиеся импульсы калибрационного напряжения с дискретностью 0,1 мВ от

0 до 19,9 мВ в автоматическом режиме работы устройства.

Схемы 26 и 29 сравнения выполняют сравнение кодов эталонного значения, поступающих с формирователя 27 (кодов токов) и с формирователя 30 кодов порогов) с измеренными кодами токов, поступающими с узла 25 и с измеренными кодами порога дискриминации, поступающими с формирователя

28, анализируют результаты сравнения и в автоматическом режиме работы устройства выдают сигнал о несоответствии проверяемого параметра заданному и характер несоответствия (больше или меньше эталонного). При величине отклонения больше 2-х единиц младшего разряда выдают также сигнал на останов устройства.

Узел индикации 31 осуществляет десятичную индикацию амплитуды импульсов токов, индицирует результаты выполнения сравнения и проверяем и параметр, Устройство работает следующим . образом, Перед проверкой запоминающей матрицы ее необходимо подключить к разьемам устройства посредством приспособления 5, э.атем вручную в блоке

10 в формирователях 27 и 30 устанавливаются значения кодор токов и кодов порогов дискриминации согласно соответствующему документу на про-. веряемую матрицу, на панели оператора 17 блока 1 управления устанавливаются соответствующий режим .работы устройства, программа контроля и производится пуск устройства. По сигналу пуска устройства формирователь 11 синхросигналов разрешают подачу на один из входов коммутатора

12 ймпульсов частотой 100 кГц. На другой вход коммутатора поступает сигнал с регистров 2 адреса, который определяет направление передачи импульсов 100 кГц. По первому пуску эти импульсы поступают на блок 10, который формирует сигналы на поочередное подключение генераторов 8 к узлу 25 и разрешает работу схемы 26 сравнения. С формирователя 18 на генераторы 8 поступают сигналы на включение

После выполнения проверки амплитуды импульсов тока последнего генератора тока схема 26 сравнения выдает блоку 24 сигнал на переход к проверке порогов дискриминации селекторов 19 и 20 ° Блок 24 выдает сигналы формирователю 28, схеме сравнения

29, разрешает работу этих узлов, после чего начинается поочередная проверка настройки порога дискриминации всех селекторов. Формирователь 28 выдает на усилитель 6 считывания монотонно увеличивающееся импульсное калибрационное напряжение с дискретностью 0,1 мВ, где оно усиливается и поступает на выбранный селектор

19 и 20, вызывая его срабатывание при определенной амплитуде калибрационных импульсов напряжения. Сигнал срабатывания поступает в формирователь 28 и запрещает изменение амплитуды импульсов калибрационного напряжения, при этом двоично-десятичный код, соответствующий калибрационному напряжению в момент срабатывания выбранного селектора из формирователя 28, поступает в схему 29 сравнения и сравнивается с двоично-десятичным кодом, поступившим из формирователя 30.

Результат сравнения анализируется в схеме 29 сравнения и, в случае несоответствия настройки уровня порога дискриминации проверяемого селектора, выдает сигнал на останов

875468

10 устройства. При этом в узел 31 индикации индицируется наличие ошибки, номер селектора и указание в большую или меньшую стороНу необходимо изменить настройку порога дискриминации селектора. В случае соответствия настройки схема 29 сравнения выдает сигнал блоку 24 на переход к проверке .следующего селектора и т.д.

После выполнения проверки настройки порога дискриминации последнего селектора из блока 24 выдается на 10 блок 1 управления (на коммутатор 12) сигнал об окончании выполнения теста проверки, что свидетельствует о точной настройке генераторов тока и селекторов. 15

Коммутатор 12 по этому сигналу разрешает подачу импульсов 100 кГц на схему 13 выбора теста и через нее на формирователь 16 счетных импульсов. В схеме 13 выбора теста происхо- 20 дит включение первого выбранного теста согласно установленной программа проверки и подается разрешающий сигнал на формирование информации на запись в формирователе 14 информации на запись, т.е. вырабатываются сигналы запуска регистров 2 адреса,дешифраторов 3 адреса, коммутаторов 4, схемы 7 сравнения, генераторов 8 тока, после чего производится восьмикратная запись информации в проверяе- ЗО мую матрицу. При восьмом обращении к проверяемой матрице формирователь

15 тактов обращения выдает сигнал, разрешающий контроль считанной информации в схеме 7 сравнениями кото- 35 рый сравнивает информацию, записываемую в каждую ячейку памяти запоминающей матрицы со считанной из этих же ячеек памяти и усиленной в усилителе б считывания и, в случае несоответст- 4О вия, выдает сигнал в блок 1 управления на останов устройства. На узле

31 индикации фиксируется адрес дефектной ячейки памяти и характер де фекта . AJta продолжения rtpottecca llpo-. верки необходимо произвести снова пуск устройства.

По окончании Л-го такта обращения с регистров 2 адреса поступает.сиг- нал, разрешающий смену теста (на ком-50 мутатор 12) . Происходит включение следующего теста и матрица проверяется по следующему тесту. По окончании проверки матрицы по всем тестам происходит смена проверяемого разряда, после чего производится провер» ка следующего разряда согласно прог» рамме проверки и т.д.

После окончания проверки последнего разряда матрицы по всей программе проверки производится останов d0 устройства и индицируется сигнал окончания проверки.

Для выполнения тестов обнаружения дефектов прошивки считанная из ячеек памяти информации усиливается б5 усилителем б считывания и поступает в блок 9 на селекторы 19 и 20, где стробируется сигналами, поступающими со схемы 7 сравнения.

Селекторы 19 и 20 осуществляют амплитудно-временную селекцию поступивших с усилителя б считывания сигналов и выдают информацию, на формирователи 21 и 22. В случае обнаружения с элемента ИЛИ 23 сигнал ошибки поступает на останов устройства и на индикацию характера нарушения (нарушение взаимного. расположения координатных обмоток и обмотки записи-считывания или нарушения в подключении соседних координатных обмоток) . Тенденция увеличения быстродействия в выполнении операций ЭВМ неукоснительно требует уменьшения габаритов запоминающих матриц, увеличения плотности их монтажа. В связи с этим при изготовлении запоминающих матриц появились новые виды ошибок прошивки, так как нарушение взаимного расположения координатных обмоток и обмотки записи-считывания и нарушение в подключении соседних координатных обмоток. Описанное устройства позволяет обнаруживать эти ошибки.

В процессе проверки запоминающих матриц наблюдается также дрейф генераторов тока и порога срабатывания селекторов, что снижает точность и достоверность контроля. Введение оперативного контроля амплитуды им.ч пульсов токов и порога срабатывания селекторов перед каждой проверкой матриц позволяет повысить точность и достоверность контроля.

Формула изобретения

1. устройство для контроля запоминающих матриц, содержащее регистры адреса, дешифраторы адреса, коммутаторы, усилитель считывания, схему сравнения, генераторы тока и блок управления, причем одни иэ выходов регистров адреса подключены ко входам дешифраторов адреса, одни из входов коммутаторов подключены к выходам дешифраторов адреса и одним иэ выходов генераторов тока, выходы коммутаторов подключены к первому входу усилителя считывания, первый выход которого соединен с первым входом схеми сравнения, управляющие входы регистров адреса, дешифраторов адреса, схемы сравнения, усилителя считывания, коммутаторов, генераторов тока подключены к выходам блока управления, первый выход схемы сравнения и другие выходы регистров адреса соединены с одними иэ входов блоха управления, отличающее с я тем, что, с целью повышения быстродействия

875468

Фиг. 1 устройства и точности и достоверности контроля, оно содержит блок логического анализа и блок обнаружения ошибок в прошивке запоминающей матрицы, входы которого подкпючены соответственно к первому выходу уси-: лителя считывания и второму выходу

cxema сравнения, а выходы — соответственно ко второму входу схемы сравнения и одному из входов блока логического анализа, другие входы которого соединены со вторым выходом усилителя считывания и другими выходами генераторов тока, а выходы со вторым входом усилителя считы- . вания, входами генераторов тока и другим входом блока управления, одни из выходов которого соединены с управляющими входами блока обнаружения ошибок в прошивке запоминающей матрицы и блока логического анализа.

2, Устройство по п.1, о т л и ч а ю щ е е с я тем, что, блок обнаружения ошибок в прошивке запоминающей матрицы содержит амплитудновременные селекторы, формирователи сигналов ошибок и элемент ИЛИ, входы которого подключены к выходам формирователей сигналов ошибок, одни из входов которых подключены.к одним из выходов амплитудно-временных селекторов, другие входы которых и выход элемента ИЛИ являются выходами блока обнаружения ошибок в прошивке запоминающей матрицы, входами которого являются входы амплитудно-временных селекторов и другие входы формирователей сигналов ошибок.

3. Устройство по п.1, о т л и ч а Ю щ е е с я тем, что блок ло,гического анализа содержит формирователи эталонных сигналов, схемы сравнения, формирователь калиброванных сигналов, измерительный узел, узел индикации и блок местного управле-.. ния, одни из выходов и входов которого подключены соответственно к управляющим входам схем сравнения измерительного узла и формирователя калиброванных сигналов и к одним из выходов схем сравнения, другие выходы которых и выход измерительного узла соединены со входами узла индикации, выходы формирователей эталонных сигналов подключены к одним из входов схем сравнения,дру)5 гие входы которых соединены соответственно с выходом измерительного узла и первым выходом формирователя калиброванных сигналов, первый вход которого соединен с выходом щ одного из формирователей эталонных сигналов, второй выход формирователя капиброванных сигналов и другие выходы блока местного управления являются выходами блока логического анализа, входами которого являются вход измерительного узла, вто-: рой и третий входы формирователя ка либрованных сигналов и другой вход блока местного управления, ЗО Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 435566, кл, G 11 С 29/00, 1973.

3, 2.. Авторское свидетельство СССР по заявке Р 104710/18-24, кл. G 11 С 29/00, 1975 (прототип).

875468

Составитель В. Рудаков

Редактор Т. Киселева Техред Л.Пекарь Корректор В. Бутяга

Эаказ 9356/78 Тираж 648 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", г.Ужгород, ул.Проектная, 4