Цифровой функциональный преобразователь

 

Союз Советских

Социапистическик

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6I ) Дополнительное к авт. саид-ау (22) 3ая алеко 26. 11. 79 (21) 2843004/18-24 с присоединением заявки йа

G 06 F 7/544 (23) Приоритет

3Ъсуаарстеаниый комитет

СССР по делам изобретений и открытий

Опубликовано 30.10.81. Бюллетень М 40

Дата опубликования описання02.11.81 (53) УДК681. .3(088.8) (72) Автор изобретения

E. Ф. Киселев (71) Заявитель (54) ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ

Изобретение относится к вычислительной технике и предназначено для воспроизведения по коду аргумента х алгебраических полиномов вида „„= Е a„. х". (.3 s

1=0

Известно устройство с числоимпульсным представлением аргумента tl).

Однако известное устройство имеет низкое быстродействие, определяемое 1о в основном временем представления аргумента числоимпульсным кодом, В связи с этим при цифровом представлении аргумента и коэффициентов а практическое распространение полу- 15 1 чают устройства, в которых вычисление (1) проводится по так называемой схеме Горнера

У -с „+к(а+...t (o

N 0

+ 6а„„ ха„„)...)Наиболее близким к предлагаемому по технической сущности является устройство, содержащее блок памяти, регистр, умножитель и сумматор (2).

Недостатком этого преобразователя является низкое быстродействие, обусловленное тем, что операция перемножения в умножителе осуществляется с помощью обратных связей по сигналам переполнений счетчиков умножителя, а также тем, что слагаемые поступают на сумматор в разные моменты времени.

Цель изобретения — повышение быст-. родействия.

Поставленная цель достигается тем, что в устройство, содержащее блок памяти, регистр, умножитель и сумматор дополнительно введены коммутатор и блок синхронизации, причем первый и второй входы блока синхронизации являются соответственно входами запуска и тактовым входом преобразователя, вы ход блока синхронизации через блок памяти соединен с первым входом сумматора, выход которого является выходом преобразователя и соединен со

877526 входом регистра, выход которого подключен к первой группе входов комму- татора, вторая группа входов которого является входом коэффициента преобразователя, выходы коммутатора соединены с первой группой входов умножителя, вторая группа входов которого является входом аргумента преобразователя, выходы умножителя соединены со вторым входом сумматора, первый и второй управляющие выходы блока синхронизации соединены с управляющимн входами соответственно регистра и . коммутатора, третий управляющий выход блока синхронизации является синхронизирующим выходом преобразователя, Блок синхронизации содержит триггер два элемента И и счетчик, при- чем первый вход блока синхронизации соединен с входом триггера и инверсным входом первого элемента И, прямой вход которого подключен к выходу триггера первому входу второго элемента

И и входу счетчика, тактовый вход которого соединен с выходом второго элемента И и является первым управляющим выходом блока синхронизации, второй управляющий выход которого соединен с выходом первого элемента И, второй вход второго элемента И является тактовым входом. блока синхронизации, тактовый вход триггера соединен с выходом переполнения счетчика и является третьим управляющим выходом блока синхронизации, выходом которого являются выходы счетчика.

На чертеже представлена блок-схема устройства.

Преобразователь содержит блок 1 синхронизации, состоящий из триггера

2, счетчика 3 и элементов И 4 и 5, регистр 6, коммутатор 7, блок 8 памяти, умножитель 9, сумматор 10, вход

11 запуска, вход 12 тактовых импуль— сов, вход 13 кода аргумента и вход

14 кода коэффициента.

Выполнен преобразователь на базе потенциальных цифровых элементов, триггеры которой переключаются в некоторые моменты времени после окончания импульсов на их синхронизирующих входах..

Предлагаемый преобразователь реализует алгоритм (2) и работает во времени циклически, Запуск каждого цикла вычисления производится с входа 11 по импульсам запуска И311, следующим с частотой f y а работа в цикле синхронизируется с .входа 12 по тактовым им№ пульсам ТИ12, следующим с частотой f <

При этом импульсы И311 и импульсы ТИ12 синхронизированы между собой так, что каждый И311 по длительности совпадает с одним из ТИ12, а

"ти 7 п ИЪ (3)

Каждый цикл работы преобразователя состоит из m тактов, в течение каждого из которых выполняется операция умножения на параллельном комбинационном умножителе 9 и операция сложения на параллельном комбинационном сумматоре 10. В конце кадого такта вычисления (начале последующего такта) результат вычислений с выходов сумматора

10 заносится в регистр 6.

Перед началом очередного цикла вычислений триггер 2 находится в "0" и выдает через элемент 5 на выход бло20 ка 1 синхронизации логический сигнал

П2=0, поступающий на управляющий вход коммутатора 7. На другие входы коммутатора 7 приходит с входов 14 преобразователя код коэффициента а 1, а с выходов регистра 6 — код функции F6, Коммутатор 7 .по сигналу П2 и кодам а„„и F6 формирует на выходах код функции F7 в соответствии с выражением

F> а„„П2+F61I2 (4)

С входов 13 преобразователя код аргумента х поступает на входы первого сомножителя умножителя 9, на входы второго сомножителя которого с коммутатора 7 приходит код F7 Умножитель 9 по кодам х и F7 вырабатывает на выходах код функции F9 в соответствии с выражением

F9=xF7, (5)

Кроме того, так как перед началом цикла вычислений триггер 2 находится в "0" то сигналом 0" с прямого плеча триггера 2 запрещена работа элемента 4, а в счетчик 3 производится фиксированная запись кода числа m J при j=l, где j — номер такта вычис

4> ления, принимающий в течение каждого цикла вычисления значения от 1 до а включительно, 1

С группы выходов блока 1 синхронизации (т..е. с выходов счетчика 3) код

50 . числа m-j поступает на адресные входы блока 8 памяти, в котором содержатся коды коэффициентов а „ 1, а е аО

Блок 8 памяти по коду m-1 вырабатывает на выходах код коэффициента а„, поступающий на входы первого слагаемого сумматора 10, на входы дру- гого слагаемого которого поступает

5 код F9 с умножителя 9. Сумматор 10 по кодам а„ и Г9 вырабатывает на выходах код полинома у . степени в соответствии с выражением у, =а„ + xF7,. (6)

Цикл вычисления начинается с поступлением на преобразователь очередного И311, по которому запрещается работа элемента 5 (т.е. в момент действия И311 П2=0 ), а триггер 2 устанав- 10 ливается в "1", снимает сигнал фиксированной записи с счетчика 3 и разрешает прохождение через элемент 4 импульсов ТИ12 на вычитающий вход счетчика 3 и вход записи регистра 6, На первом выходе блока 1 синхрониза ции начинает вырабатываться по ТИ12 последовательность импульсов ПИ1, первый импульс которой совпадает с импульсом И311. Следовательно, в момент после окончания первого такта вычислений (первого импульса ПИ1) счетчик 3 переходит в состояние m-j -1, в ре-. гистр .6 заносится код у . (при j=1)

1 а на управляющем входе коммутатора 7 устанавливается сигнал П2=1, который останется неизмененным в течение всего рассматриваемого цикла вь .числений, К концу второго такта вычисления (к моменту окончания второго импульса ПИ1) на выходах сумматора 10 вырабатывается код полинома

У .= М- +"У1 "

Таким образом, к концу j-ro такта вычисления (при 1< 1 m) на выходах

35 сумматора 10 формируется код полинома

j в соответствии с выражением ) "-О . +Х1 (7) 8775

26 6 нием на преобразователь очередного

И311.

Поэтому в любой момент промежутка времени между окончанием очередного ИЗ и окончанием последующего И311 с регисòðà 6 может быть снят результат предыдущего цикла вычислений — код у

Как следует из вьппеописанного, длительность Т цикла вычисления преобразователя можно оценить выражением

Т = пЛти где Т „- период частоты следования тактовых импульсов ТИ12.

Длительность периода Т определяется в основном быстродействием умножителя 9 и сумматора 10 и может быть выбрана из соотношения

Тти "умн + сум (9) где t - длительность переходных про)МН цессов умножителя 9;

- длительность переходных процессов сумматора 10.

Сравнивая времени циклов известного и предлагаемого устройств при и = n > =1 О, получим где длительность периода Й. опреде" ляется быстродействием счетчиков известного устройства, а длительность периода Т . — в основном быстродейст1" И вием умножителя 9 и сумматора 10 пред-, лагаемого преобразователя. . Для современных элементных баз циф- ровых потенциальных элементов .ориентировочно можно принять Йт„ /Тти 2

Следовательно, оценка показывает, что при п =n =10 быстродействие, предлагаемого преобразователя намного больше (примерно в 2 раз, чем быстро45 действие известного, Формула изобретения

1. Цифровой функциональный преобра-, зователь, содержащий блок памяти, ре г гистр, умножитель и сумматор, о т— л и ч а ю шийся тем, что, с целью повьппения быстродействия, в него введены коммутатор и блок синхронизации, причем первый и второй входы блока синхронизации являются соответственно входами запуска и тактовым входом преобразователя, выход блока синхронизации через блок памяти соединен с пер" вым входом сумматора, выход которого является выходом преобразователя и соединен с входом регистра, выход

В момент действия m-l o HMn 4p последовательности ПИ1 на выходах сумматора 10 вырабатывается код полинома

Y „, а на третьем выходе блока 1 синхронизации генерируется импульс переполнения ИЗ счетчика 3.

По ИЗ с преобразователя можно снять результат вычисления — код у с выходов сумматора 10. С счетчика 3 ИЗ поступает также на счетный вход тригге« ра 2.

В момент действия ИЗ на выходе записи регистра 6 действует последний импульс ПИ1.

В связи с этим в момент после окончания ИЗ триггер 2 устанавливается в

"0" а в регистре 6 производится запись кода с выходов сумматора 10. На этом цикл вычислений заканчивается,а очередной цикл начинается с поступле877526

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

20 Р 577532, кл. 6 06 Г 15/34в 1977.

2. Авторское свидетельство СССР

N- 496554, кл. G 06 F 7/38, 1975.(прототип). которого подключен к первой группе входов коммутатора, вторая группа входов которого является входом коэффициента преобразователя, выходы коммутатора соединены с первой группой входов умножителя, вторая группа входов которого является входом аргумента преобразователя, выходы умножителя соединены с вторым входом сумматора, первый и второй управляющие выходы 1О блока синхронизации соединены с управляющими входами соответственно ре гистра и коммутатора, третий управляющий выход блока синхронизации является синхронизирующим .выходом преобразователя.

2. Преобразователь по.п.1, о тл и ч а ю шийся тем, что блок синхронизации содержит триггер, два .элемента Ии счетчик, причем первый вход бЛока синхронизации соединен с входом триггера и инверсным входом первого элемента И, прямой вход которого подключен к выходу триггера, первому входу второго элемента И и входу счетчика, тактовый вход которого соединен с выходом второго элемента И и является первым управляющим выходом блока синхронизации, второй управляющий выход которого соединен с выходом первого элемента И, второй вход второго элемента И является тактовым входом блока синхронизации, тактовый вход триггера соединен с выхо дом переполнения счетчика и является третьим управляюпдм выходом блока синхронизации, выходом которого являются выходы счетчика.

877526

Составитель А. Зорин

Техред А.Бабинец Корректор Г. Orap

Редактор Ю. Ковач

Филиал ППП "Патент", г, Ужгород, ул, Проектная, 4

Заказ 9616/73 Тираж 748 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб,, д, 4/5-