Мультиплексный канал

 

P.È. Абражевич, P.N.Аверьянова, М.П. Ахременко н Л.В.Косякина (72) Автары изобретеиия (71) Заявитель (54 ) МУЛЬТИПЛЕКС ЫЙ КАНАЛ

Изобретение относится к области вычислительной техники, в частности к организации мультиппексных каналов микропрограммных вычислительных машин и мокет быть использовано дпя управпения обменом информацией между внешними устройствами (ВУ) и процессором.

Известны мультнплексные каналы микропрограммных вычислительных машин, которые при выполнении операций вводвывода используют оборудование цент; . рального процессора Pl), содержащего оперативную память, блок памяти микропрограмм, арифметическо-логическое устройство и мультиплексную память, 13 соединенные между собой и каналом системой информационных и управляющих шин.

Известные каналы при работе в мультиплексном режиме, выполняя обмен информацией между BY н процессором, считывают для каждого устройства управляющую информацию операции ввода-вывода из мультиплексной памяти, выполняют обмен информацией между ВУ и оперативной памятью, затем запоминают измененную управляющую информацию мультиплексной памяти.

Недостатком этих каналов является низкая пропускная способность, так как при обмене информацией с ВУ они используют оборудование процессара на время считывания и записи управлякицей информации рперации ввода-вывода, что значительно сникает производительность процессора.

Наиболее близким к изобретению по сущности технического решения является мупьтиплексный канал lBM

360/30 2, содержащий блок управления каналом, блок регистра, блок управления интерфейсом, регистр последукицего адреса, управляющий, первый и второй информационные выходы которого подключены соответственно к первому выходу блока управления каналом, к первому и второму входам кана3

879580 . 4 ла, третий четвертый и пятый вхо- р е ги ст ров соединены ды которого подключены соответствен- пятыми входом и вых но к информационному входу блока ре- дены блок формирова .. гистров, ко входу блока управления сов подпрограмм и з каналом и к первому информационному 5 Нения адресов, реги входу блока управления интерфейсом, реса и триггер загр второй информационный и управляющий С первого по пятый входы которого йодключены соответмирования начальных ственно к первому .информационному грамм и запроса явл и управляющему входам регистра По- 10 ственно шестым .— де следующего адреса, выход которого канала. Первый вход подключен к первому выходу канала, тым входом канала, второй, третий, четвертый.и пятый входы - соответстве выходы которого подключены соответ- вторым управляющими . ственно к первому и второму информа- сопряжения с интерф ционным выходам блока управления тый и пятый входы— интерфейсом,ко второму выходу блока с выходами блока ср управления каналом и к выходу блока и триггера загрузки регистров, управляющий вход которого вый и второй входы подключен к первому выходу блока адресов соединены с управления каналом. информационным вход

В этом канале микропрограммы ка гистра текущего адр нала и процессора размещаются в од- вход которого подкл ном блоке памяти микроГрамм H B JI10 выходу блока дешифр бой момент времени может выполняться вертым и,пятым выхо микропрограмма либо процессора, либо го с соответствующи канала. Причем микропрограммы кана- гера загрузки регис ла более приоритетны и могут преры- ра последующего адр вать микропрограммы процессбра. первым входом блока

Недостатком канала является то, формирования началь что он при большой загрузке имеет программ и запроса низкую пропускную способность, что ИЛИ, два элемента Н значительно снижает производительность тов И, выходы котор процессора. соответственно к пе

Целью изобретения являетвя повы- выходам блока, а пе шение пропускной способности канала первому входу блока и снижение влияния канала на произ первого, второго и . волительность процессора. т п юче к

Поставленная цель достигается тем, что в мультиплексный канал, срдержащий блок дешифрации команд, блок регистров, блок сопряжения с интерфейсом, регистр последующего адреса, первый и второй информационные входы и выход которого являются соответственно первым и вторым-входом и..первым выходом канала, а управляющий вход соединен с управлякяцими входами блока сопряжения с интерфейсом и блока регистров и первым выходом блока дешифрации команд, первые и вторые информационные входы и выходы блока сопряжения с интерфейсом соединены соответственно с третьим и первым входами и вторым и третьим выходами канала, вход и второй выход блока дешифрации команд являются соответственно четвертым входом и выходом канала, а информационный вход и выход блока!

36

46

И соответственно с одом канала, ввения начальных адре» алроса, блок сравстр текущего адузки регистров. выходы блока форадресов подпрояются соответсятым выходами соедин ен с ше свторой и третий нно с первым и выходами блока ейсом, а четверсоответственно авнения адресов регистров. Перблока сравнения оответственно с ом и выходом pe- : еса, управляющий ючен к третьему ации команд, четдами соединенноми входами тригтров. Выход регистеса соединен с сравнения. Влок ных адресов подсодержит элемент

Е и пять элеменых подключены рвому — пятому рвые входы — к

Вторые входы третьего элеменов И одкл ны выходу элемента

ИЛИ, первый и второй входы которого соединены соответственно со вторыми входами пятого и четвертого элементов И и вторым и третьим входами блока. Третий вход второго элемента

И подключен через первый элемент НЕ к третьим входам третьего, четвертого и пятого элементов И и пятому входу блока, Четвертый вход третьего элемента И соединен через второй элемент НЕ с четвертыми входами четвертого и пятого элементов И и четвертым входом блока.

На фиг.1 представлена структурная схема мультиплексиого канала и процессора; на фиг.2 — схема блока дешифрации команд; на фиг.3 — - схема блока ( регистров; на фиг.4 — схема блока сопряжения с интерфейсом; на фиг.5— схема .входного регистра управления интерфейсом; на фиг.б - схема узла

879580 б управления выходными сигналами интерфейса; на фиг.7 — структура блока сравнения адресов; на фиг.8 — схема блока формирования начальных адресов подпрограмм н запроса.

Мультиплексный канал 1, соединенный с процессором 2 (фиг.i) содержит блок 3 дешифрации, команд, блок 4 регистров, блок 5 сопряжения с интерфейсом, регистр б последующего адреса, регистр 7 текущего адреса, триггер 8 загрузки регистров, блок

9 сравнения адресов, блок 10 формирования начальных адресов и запроса.

Процессор 2 вкпючает блок 1 I арифметическо-логического устройства, блок

12 памяти микропрограмм, блок 13 мультиплексиой памяти и блок 14 оперативной памяти. На фиг.! обозначены входные информационные шины 15 процессора, выходные информационные шины 16 процессора, пятый, третий, четвертый, шестой, второй и первый входы 17-22 канала, пятый, второй, четвертый, шестой " десятый, первый и третий выходы 23-32 канала, первый, четвертый, пятый и третий выходы

33-36 блока дешифрации команд, второй и первый входы 37, 38 блока сравнения адресов, второй, третий, пятый и четвертый входы 39-42 блока формиро-. вания начальных адресов подпрограмм и запроса.

Блок 3 дешифрации команд (фиг.2) содержит дешифратор 43 микропрограммных установок канала, дешифратор 44 микропрограммных сбросов канала, дешифратор 45 микропрограммного управления регистрами, триггер 46 запроса на прерывание по вводу-выводу.

На фиг,2 обозначены шины 47-53 управляющих сигналов микропрограммных установок первого выхода блока, шины 54-61 управляющих сигналов микропрограммных сбросов первого выхода блока, шины 62-74 управляющих сигналов приема информация в регистры канала первого выхода блока.

Блок 4 регистров (фиг.З) содержит регистры 75-86 хранения информации канала, мультиплексор 87 выдачи содержимого регистров на шины 23 пятого выхода канала.

Блок 5 сопряжения с интерфейсом (фиг.4) содержит регистр 88 входной информации интерфейса, регистр 89 выходной информации интерфейса, регистр

90 управления входными сигналами интерфейса, узел 91 управления вы50

IS

2S

45 ходными сигналамн интерфейса. На фиг.4 обозначены шины 92-95 входных;управляющих сигналов интерфейса первого информационного выхода блока.

Регистр 90 управления входными сигналами интерфейса (фиг.5) содержит триггер 96 информации абонента, триггер 97 управления абонента, триггер 98 адреса абонента, триггер 99 работы абонента, триггер 100 требования абонента, триггер !01 обратной выборки и триггер !02 измерения от абонента.

Узел 91 управления выходными сигналами интерфейса (фиг.б) содержит триггер 103 выборки канала, триггер

104 сброса выборки, триггер 105 блокировки выборки, триггер 106 начальной выборки, триггер 107 адреса канала, триггеры 108-114 управления канала, элементы 115-116 И-ИЛИ, элементы И 117-11ф, элементы НЕ 119-)21, элементы ИЛИ 122 и элемент задерж-; ки 123.

Блок 9 сравнения адресов (фиг.7) содержит элементы 124-131 сложения по модулю 2 и элемент И !32т

Блок формирования начальных адресов (фиг.8) содержит элемент ИЛИ 133, элементы НЕ !34 и 135,элементы f4

136-140.

Мультиплексный K&HBJI 1 предназна чен для подключения к процессору 2 сравнительно медленно действукш!их устройств ввода-вывода н управления передачей информации между ниии и процессором.

Блок 3 предназначен для формирования микропрограммных сигналов управления каналом, блок 4 регистров — для хранения управляющей информации опе- рации ввода-вывода, выполняемой каналом. Блок 5 предназначен для обмена информацией меяду каналом, ВУ (на фиг !." не показаны) и процессором. Связь с

BY осуществляется через вход 22 и выход 32 канала. Обмен информацией с процессором осуществляется через вход 18 и выход 24 канала.

Регистр 6 последующего адреса предназначен для хранения адреса ВУ, Адрес BY запоминается в регистре б при инициации операции ввода-вывода в канале, а также в случае приема адреса в канал по требованию устройства в мультиплексном режиме работы канала. Адрес устройства принимается со входа 21 и 22 канала.

7 87

Операция ввода-вывода в мультиплексном канале начинается по специальной команде процессора, которая задает адрес канала BY и при помощи специальных управляющих слов указывает код команды, начальный адрес оперативной памяти, количество передаваемых

t байтов данных и другие управляющие признаки, по которым под управлением блока 12 и посредством блока 11 формируется специальное управляющее слово устройства, записываемое в блок

4 и в блок 13 мультиплексной памяти.

Для каждого BY в блоке 13 отводится определенная фиксированная область, называемая подканалом. В мультиплексном канапе может одновременно выполняться несколько операций ввода-вывода. Канал обслуживает ВУ по их запросам, поступающим со входа 22 в блок 5. При работе канала с одним нли несколькими ВУ от одного и того же устройства может поступать в ка.нал подряд несколько запросов на об". служивание.

В предлагаемом канале в регистр

7 запоминается адрес последнего обслуженного BY, управляющее слово которого находится в регистрах блока 4 и в подканале, и всякий раз, когда новый запрос поступает в канал, адрес

Ву приславшего запрос, заносится в регистр 6 последующего адресе и в блоке 9 сравнивается с содержимлм регистра 7 текущего адреса. В зави6 симости от результата сравнения,. вида запроса и.состояния триггера 8 блок 10 формирует один иэ четырех фиксированных адресов, (0001, 0010, 0f00, 1000), поступакщих с выходов

27-30 канала иа адресные шины блока

l 2 памяти микропрограмм, вызывая соответствующую короткую подпрограмму обслуживания. Триггер 8 загрузки регистров всегда находится в состоя.-. нии "I", если. в блок 4 производилась Загрузка управляющего слова любого

ВУ устройстваи;в состоянии "0", если загрунки не бйло..

Иультиалексный канал работает следукя1им обрезом.

Получив необходимую управляющую информацию и разместив ее в блоке регистров, канал I выполняет начальную выборку адресуемого BY через вход

22 н выход 32 канала.При этом передат. чей адреса ВУ, кода команды и байта начального состояния управляет блок

5 совместно с блоком 12.

9580 8

Далее по командам из блока 3 адрес

ВУ записывается в регистр 6 и дублируется в регистре 7 текущего адреса, триггер 8 устанавливается в единичное состояние, а под управлением сиг:т, 1налов из блока 12 блок 13 мультнплекс— . ной памяти настраивает на область памяти, соответствующую ВУ, адрес которого хранится в регистре 6. После щ запуска операции ввода-вывода на устройстве мультиплексный канал I логически отключается от процессора 2 и

BY.

Режим работы канала по обмену дан-..

1з ными между BY и процессором 2 в дальнейшем зависит от того, какое BY выставит на вход 22 канала запрос на обслуживание — BY, для которого управляющая информация операции ввода-вы2а вода находится в блоке регистров, ипи

BY:, для которого управляющая информация операции ввода-вывода находится в блоке 13 мультиплексной памяти.

В мультиплексном режиме при готовности одного из ВУ принять илн передать байт данных ипи байт состояния BY выставляет на шины 22 канала сигнал запроса нв обслуживание (ТРБ-А), поступающий в блок 5 по входу 94 (фиг.6). Если канал не занят выполнением операции ввода-вывода, т.е. отсутствуют сигналы интерфейса на входах 93, 95 (РАБ-А, ВБР-А), триггер 105 сброшен, то устанавливается триггер 103 выборки устрой ства (ВБРК) . Начинается последовательность выборки устройства и обмена информацией с ним, в течение которой ВУ выдает на вход 22 свой ад-. рес, который записывается в регистр

6, и далее признак вида обслуживания (ИНФ"А или УПР-А), по которому в блоке 5 формируется соответственно сигнал "Требование на обслуживание данных" или " Требование на обслуживание состояния". Эти сигналы поступают в блок 10 соответственно по входам 39 или 40 (фиг.8) для формирования по ним сигнала запроса на микропрограммную приостановку и фиксированного адресаРмикропрогрвммы обслуживания запроса по сигналу приема фиксированного адреса подпрограммы на входе 20, Сигнал запроса иа микропрограммную приостановку

ЗЗ по выходу 26 поступает в блок 12 памяти микропрограмм, где по нему с шин

27-30 принимается код фиксированного адреса микропрограммы обслуживания, 87958

23

В зависимости от вида обслуживания и состояния канала вырабатывается четыре кода фиксированного адреса микропрограмм обслуживания, по которым в блоке 12 вызываются (инициируются) соответствуккцие микропрограммы обслуживания запроса.

Когда по запросу BY на входе 39 блока 10 сформировался сигнал "Требо-, вания на обслуживание данных", и в блоке 4 находится управляющее слово для выбранного BY, то блок 10 формирует фиксированный адрес 0001, вызывая соответствующую микропрограмму в блоке 12. В этом случае управляющее слово не читается из блока 13 мультиплексной памяти, а берется иэ блока 4 регистров и производится обмен данными между ВУ и блоком 14 оперативной памяти.

При операции чтения данные со вхо-. да 22 принимаются блоком 5 и передаются на выход 24 и далее через блок

11 арифметического устройства записываются в блок 14 оперативной памяти.

При операции записи данные считываются из блока 14 оперативной памяти проходят через блок 11 арифметическологического устройства, вход 18 канала, блок 5 и передаются на выход 32 канала.

После обмена данными управляющее слово устройства в блоке регистров модифицируется.в блоке 11 и снова записывается в. блок 4.. Мультиплексный канал 1 логически отключается от ВУ и процессора 2.

Когда на входе 40 блока 10 сформировался сигнал "Требование на обслуживание состояния", а в блоке регистров содержится управляющая информация для выбранного BY то блок 0 формирует фиксированный адрес 0010, вызывая соответствующую микропрограмму в блоке 12, завершения операции ввода-вывода с данным BY. Триггер 8 по входу 35 сбрасывается в "0", а мультиплексный канал 1 логически отключается от BY и процессора 2.

Если блок регистров не содержит управляющего слова ни для одного из

ВУ, а по запросу от ВУ формировапся сигнал на входе 39 или 40 блока 10 .формируется фиксированный адрес 1000 и выполняется микропрограмма обслуживания запроса,по которой из блока 13 мультиплексной памяти по адресу устройства на выходе 31 канала считывается соответствующее ему управляющее слово о . !о устройства и через блок 11, вход 17 канала записывается в блок 4 регистров; адрес BY из регистра 6 переписывается в регистр 7, а триггер 8 устанавливается в состояние "1", После этого осуществляется чтение (нли запись) данных из (в ) оперативной памяти как описано для случая фиксированного адреса 0001 если по запросу ВУ сформирован сигнал на входе 39 блока 10 или осуществляется обслуживание байта состояния как описано для случая фиксированного адреса 0010, если сигнал сформирован на входе 40 блока 10.

Если же по запросу BY сформирован сигнал на входе 39 или 40 блока 10, а в блоке регистров содержится управляющее слово для другого ВУ, то блок

lO формирования начального адреса и запроса формирует фиксированный адрес О!00, и начинает выполняться соответствующая ему микропрограмма, в процессе выполнения которой содержимое блока 4 через выход 23 и блок

11 записывается s подканал, соответствукиций адресу в регистре 7.

Дальнейшее действие в канале совпадает с действшями, описанными для случая с фиксированным адресом

1000.

Таким образом, любая операция в канале, связанная с передачей данных, выполняется в три этапа: — .начальная выборка BY," передача данных и завершение операции, причем все три этапа выполняются под управлением микропрограммы так, что основная нагрузка приходится на второй этап, который выполняется а режиме микропрограммной приостановки в мультицпексном режиме или в монопольном, режиме. В режиме микропрограммной приостановки канал оказывает минимальное воздействие на процессор, задерживая его работу при каждой передаче данных на время одной приостановки.

Реальная пропускная способность какала зависит от технических характеристик блоков канала, процессора, от количества BY, подключенных к каналу, и их скоростей передачи данных. Анализ работы канала показывает, что наибольший эффект достигается при работе одного устройства, работа ющего в мультиплексном режиме и пере-. дающего данные по одному байту. При передаче данных пакетами эффект тем

879580

12 меньше, чем больше длина пакета. При работе нескольких устройств в канале эффект зависит от количества и типов устройств и чем значительней разница в скоростях передачи данных отдельными устройствами, тем больше эффект.

Формула изобретения

l .Мультиплексный канал, содержащий блок дешифрации команд, блок регистров, блок сопряжения с интерфейсом, регистр последующего адреса, первый и второй информационные входы и выход которого являются соответственно первым и вторым входом и первым выходом канала, а управляющий вход соединен с управляющими входами блока сопряжения с интерфейсом и блока регистров и первым выходом блоха дешифрации команд, первые и вторые информационные входы и выходы блока сопряжения е интерфейсом соединены соответственно с третьим и первым входами и вторым и третьим выходами канала,, вход и второй выход блока дешифрации команд являются соответственно четвертыми входом и выходом канала, информационный вход и выход блока регистров соединены соответственно с пятыми входом и выходом канала, отличающийся тем, что, с целью повыщения пропускной способности канала, в него введен блок формирования начальных адресов подпрограмм и запроса, блок сравнения адресов. регистр текущего S-адреса и триггер загрузки регистров, причем первый-пятый выходы блока формирования начальных адресов подпрограмм и запроса являются соответственно шестым-десятым выходами канала, первый .вход соединен с шестым входом канала, второй и третий входы — соответственно с первым и вторым управляющими выходами блока сОпряжения с интерфейсом, а четвертый и пятый входы — соответственно с выходами блока сравнения адресов и триггера загрузки регистров, первый и второй входы блока сравнения адресов соединены соответственно с информационным, входом и выходом регистра текущего адреса, управляющий вход которого подключен к третьему выходу блока дешифрации команд, четвертым и пятым выходами соединенного с соответствующими входами триггера нагрузки регистров, выход регистра последующего адреса соединен с первым входом блока сравнения адресов °

2. Мультиплексный канал по п.1, . отличающийся тем, что блок формирования начальных адресов подпрограмм и запроса содержит элемент ИЛИ, два элемента НЕ и пять элементов И, выходы которых подключены соответственно к первому-пятому выходам блока, а первые входы — к первому д входу блока, вторые входы первого, второго и третьего элементов И подключены к выходу элемента ИЛИ, первый и второй входы которого соединены соответственно со вторыми входами пятого и четвертого элементов И и вторым и третьим входами блока, третий вход второго элемента И подключен через первый элемент НЕ к третьим входам третьего, четвертого и пятого элементов И и пятому входу блока, четвертый вход третьего элемента И соединен через второй элемент НЕ с четвертыми входами четвертого и пятого элементов И и четвертым входом блока.

Источники информации, принятые во внимание при экспертизе

).Каналы ввода-вывода 3ВМ ЕС-)020, М., "Статистика", 1975, Гл,5.

2. Патент США Ф 3675214, Н.кл.340-172 5 1 опублик.)972 (прототип).