Цифровой интегратор

 

»»»»879586

Союз Советсиик

Социапистичесиик

Респубпии

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТ©РСКО МУ СВИДЕТЕЛЬСТВУ (6I ) Дополнительное к авт. саид-ву (22) Заявлено 12. 03. 80 (21) 2892784/18-24 с присоединением заявки М— (51)M. Кл.

G 06 F 7/б4

@вудвуствопвЖ квинтет

СССР ав авлви вэебрвтвкк31 и вткрыти31 (23 } Приоритет

Опубликовано 07. 11. 81. Бюллетень М 41

Дата опубликования описания 07. 11,81 (5З) УД1(681 ° 322

1088.8) (72) .Авторы изобретения

В. П. Боюн, Л. Г. Козлов и В. И. Терещенк

)Я » >Qb щ.

1» 1j i»3» .1т, 1 бйй ;j»;., Ордена Ленина институт кибернетики АН Украиттевмй--ÑÑÐ . (7I3 Заявитель (54) ЦИФРОВОЙ ИНТЕГРАТОР

Изобретение относится к области вычислительной техники и может быть использовано при построении цифровых интегрирующих машин на однородных структурах.

Известен интегратор(1 g, содержащий регистры, сумматоры и вентильные группы.

Низкое быстродействие такого интегратора обусловлено выполнением на шаге интегрирования трех последовательных по времени умножений.

Известен цифровой интегратор3.2), содержащий регистры, сумматор и

Ъ группы элементов И.

Недостатком устройства является низкое быстродействие, обусловленное нерациональным способом обработки информации и малой совмещаемостью операций.

Наиболее близким по технической сущности к изобретению является цифровой интегратор1(32, содержащий регистр подинтегральной функции, 2 регистр 1-ro приращения функции, регистр (1+1)-ro приращения функции, регистр остатка, пять сумматоров, три элемента задержки, преобразоватетель кода, коммутатор, блок умножения, регистр суммы приращений. Выход регистра подинтегральной функции соединен с первым входом первого сумматора, выход которого соединен со входом регистра подинтегральной функции, и через элемент задержки с первым входом второго сумматора.

Второй вход первого сумматора подклю » чен к выходу регистра 3-го приращения функции. Второй вход второго сум матора соединен с выходом регистра (1+1)-го приращения функции. Выход регистра остатка соединен с первым входом коммутатора, первый выход которого соединен со входом блока ум-

20 ножения, а второй — с первым входом третьего сумматора. Выход блока умножения соединен со вторым входом третьего сумматора, выход которого

879586 соединен со входом регистра суммы приращений, выход которого соединен со вторым входом коммутатора. Вход преобразователя кода подключен к выходу (i+1)-го приращения, а выход — к третьему входу коммутатора.

Выход второго сумматора соединен с первым входом второго суммато-. ра и через второй элемент задержки — со вторым входом четвертого сумматора, выход которого через третий элемент задержки соединен с первым входом пятого сумматора, Выход регистра i-го приращения функции соединен со вторым входом пятого сумматора, выход которого соединен с четвертым входом коммутатора.

В известном устройстве реализуется алгоритм численного интегрирования по методу квадратных парабол, который имеет следующий вид

-Й > 9l" .

УР„З=УР,(4,) à Ь М

0Sp(!%1) —, -N0 V pr(!w ) -!>! 0 9 11

YiiYrs ) vYprt> >

» > ЬУ -аМ »Y, 0"-13(1!) . К(l4<) 110 S„r <+.)

= — > — t>, Р "-,!) 6 > аМ Т Р 0 Ф >">» > > l" Ôrr>>í> QV >l

Недостатком этого устройства является низкое быстродействие, обусловленное в основном вычислением на щаге интегрирования трех последовательных во времени умножнний, Цель изобретения является повышение быстродействия.

Поставленная цель достигается тем, что в цифровом интеграторе, содержащем регистр подинтегральной функции, регистр 1-ro приращения функции, регистр (n+I)-приращен1 . функции, первый сумматор, первый элемент задержки, второй сумматор, второй элемент задержки, третий сумматор и блок умножения, причем выход регистра подинтегральной функции соединен с первым входом сумматора, вход" с выходом первого сумматора, второй вход котого соединен с выходом регистра 1-го приращения функции, а выход - со входом первого элемента задержки, выход которого подключен к первому входу второго сумматора, выход которого соединен со входом вт<>1>с>г< элемента задержки, выход которого соединен с первым входом третьего сумматора, вход регистра (n+1) — го приращения подклю чен ко входу приращения функции интегратора, первый вход блока умножения подключен ко входу приращений аргумента, выход первого сумматора соединен co BtopblM xo oM BYQDO го сумматора, выход регистра i-ro приращения функции соединен со вторым входом третьего сумматора, а выход регистра (i+1)-го приращения функции соединен со входом регистра .i-го приращения функции, третьим входом второго сумматора и третьим входом третьего сумматора, выход которого соединен со вторым входом блока умножения, выход которого являщ ется выходом интегратора.

На фиг.! представлена структурная схема цифрового интегратора на фиг. 2 — структурная схема блока, умножения.

Цифровой интегратор состоит из регистра 1 подинтегральной функции, регистра 2 i-го приращения функции, регистра 3 (i+1) -го приращенич функции, первого сумматора 4, первого элемента задержки 5, второго суммато-. ра 6„ второго элемента задержки 7, третьего сумматора 8 и блока умноже... ния 9, вход 10 приращения функции, вход 11 приращения аргумента интегра35 тора.

Блок умножения состоит из буферного регистра 13, регистра множимого

14, блока элементов И-НЕ 15, сумматора 16, регистра остатка 17, первый

40 вход 18 блока умножения.

Предлагаемое устройство выполняет интегрирование по формуле квадратичных парабол ! 5 И

ЬВ ЧМ (ЪМ !Ф ЬМ„(+ 7ЛЪ ИЧ)) гдеЬБ„(М)-приращение интеграла в r-м интеграторе в i""й точке интегрирования; у -значение подинтегральной

50 функции в> r-м интеграторе. в i-й точке интегрирования; ! у„, -приращение подинтегральной г1 функции в r-м интеграторе в i-й точке ингегрирова55 ния; х -шаг интегрирования.

Устройство работает следующим образом.

Перед началом работы интегратора значение - - заносится в регистр мнс Х жимого блока умножения 9, в регистр подннтегральной функции 1 заносит-гся эйачение подинтегральной функции у„(.1 1в регистр i-ro приращения функции 2 — приращение gy ., в регистр

1 1 (1+1)-приращения функции 3 — приращение h у, (q 1. ).

Величина у ((фрегистра 1 и при-, ращение йу „ с регистра 2 поступают на первый сумматор 4. На выходе сум.матора 4 образуется новое значение ! подинтегральной функции угу,.которое записывается в регистр 1. Величина у „поступает также на второй вход сумматора 6 и с задержкой на один такт через элемент задержки 5 на

s первый вход сумматора 6, на третий вход которого поступает приращение

ЙЧ (1 s)

На выходе сумматора 6 образуется величина (3 у„„ +ду„(,,), которая с за держкой на два такта через элемент задержки 7 поступает на первый вход сумматора 8. На второй вход сумматора 8 поступает с регистра 2 величина уг1, а на третий -величина

Ду„,(„.„1с регистра 3. На выходе сумматора 6 образуется величина б

4 " (1«1 которая поступает на второй вход блока умножения 9. В блоке умножения вычисляется приращение интеграла

h y (м) °

Во время вычислений код из регистра 3 переписывается в регистр 2.

По окончании шага интегрирования величина приращения интеграла h5 („qq) из блока умножения поступает на выход

12 интегратора. На следующем шаге интегрирования величина 0 „("мо входа 10 интегратора поступает в регистр

3. Вычисления на всех последукнаих шагах интегрирования повторяются аналогично.

В блоке умнсжвния 9 осуществляется умножение на В разрядов множителя, так как обработка одного разряда множителя в блоке умножения 9 определяется быстродействием и-разрядного сумматора, а получение одного разряда этого множителя в предшествующем узле — быстродейс вием одно79586

6 разрядного сумматора. Осуществляется умножение на К разрядов множителя за счет введения в блок умножения буферного регистра. Верхний предел размера буферного регистра в битах определяется соотношением

Ел

Т т где Т .- быстродействие п.-разрядно"

Кп

ro сумматора;

Т - быстродействие однораэрядноЕ1

15 го сумматора.

Буферный регистр 13 сотоит из двух разрядов. Два разряда множителя, находящиеся в регистре 13, считываются с него и поступают на блок элементов

И-НЕ. Умножение осуществляется известным способом: умножение содержимого регистра множимого 14 на два разряда множителя. За время сложения в сумматоре 16 в буферном регистре накапливается два новых разряда множителя.

Регистр остатка 17 введен для повы" шения точности интегрирования, При сдвиге кода в сумматоре 16 сдвигается соответственно и код в регистре 57

30 младшие разряды которого записываются на место освободившихся разрядов в сумматоре 16, а младшие разряды результата из сумматора 16 — на мес" то освободившихся разрядов в регист35 ре 17

Таким образом1за время получения произведения будут выполнены суммирование остатка интеграла с этим произведением и запись нового остатка в

Ю регистр 17. Значение приращения интеграла находится в сумматоре 16.

Определим быстродействие устройства прототипа и предлагаемого устройства.

Основное время затрачивается на операции умножения. В устройствепрототипа на шаге интегрирования выполняются три операции умножения, поэтому время выполнения шага интегрирования равно

Т„х3 и- сэр где и- разрядность множителя; быстродействие сумматора.

В предлагаемом устройстве на шаге интегрирования выполняется одно умножение. Умножение выполняется на

879586 приращений аргумента интегратора, отличающийся тем, что с целью ловьппения быстродействия, выход первого сумматора соединен с вто; рым входом второго сумматора, выход регистра i ãî приращения функции соединен с вторым входом третьего сумматора, а выход регистра (i+1)-ro приращения функции соединен с входом О регистра i-го приращения функции, с третьим входом второго сумматора и с третьим входом третьего сумматора, выход которого соединен с вторым входом блока умножения, выход которого является выходом интегратора.

2. Интегратор по и. 1, о т л и— ч а ю шийся тем, что блок умножения содержит буферный регистр, регистр множимого, регистр остатка, блок элементов И-НЕ и сумматор.,причем выход буферного регистра соединен с первым входом блока элементов И-НЕ, второй вход которого соединен с выхо," дом регистра множимого, а выход соединен с первым входом сумматора, второй вход которого соединен с выхо," дом регистра остатка, а выход сумматора — с входом регистра остатка и выходом блока умножения, вхоц регистра множимого соединен с первым входом блока gNH0KeHHsl а 13blxop, буферного регистра — с вторым входом этого блока. и "см

Т, Цифровой интегратор, содержа- о щий регистр подинтегральной функции, регистр .1-го приращения функцил, регистр {1+1)-го приращения функции, первый сумматор, первый элемент задержки, второй с. мматор, второй 25 элемент задержки, третий сумматор, и блок умножения, причем выход регистра подинтегральной функции сс =-динен с первым входом первого сумматора, вход — с выходом первого сумматора, второй вход которого соединен с выходом регистра 1-го приращения функции, а выход - c. входом первого элемента задержки, выход ко,торого подключен к первому входу вто рого су.авиатора выход которого соединен с входом в-орого элемента задержки, выход которого соединен с первым вхопом третьего сумматора, вход регистра (1+1)-го приращения фун о кции подключен к входу приращения функции интегратора, первый вход бло.ка умножения подключен к .входу разрядов множителя. Время выполнения шага интегрирования равно

Предлагаемое устройство позволит повысить быстродействие, например, при 9 = 2 в — 3--33 ра .

Ty n 1 с

Павьппение производительности стало возможным благодаря введению новых связей, Формула изобретенияИс очники информации принятые во внимнние гри экспертизе

1. Авторское свидетельство СССР

N - Зб9590„ кл. G J i/02, 1971.

2. Авторское свидетельство СССР

Ф б37833., кл, G 06 J 1/02, 1977

3, Авторское свидетельство СССР

11- «j53711, кл. G Об J 1/02, 1973 (прототип).

879S86

Составитель A. Чеканов

Редактор Л. Утехина Техред М.Голинка Корректор Е. Рошко

Заказ 9721/19 Тираж 748 Подписное

ВНИИПИ Государственного комитета СССР по лелам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Пр< ектная, 4