Вычислительное устройство

 

Союз Советских

Социалистических

Республик

К АВТРР СКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 28.11.79 (21) 288146 f18 — 24 с присоединением заявки М (23) Приоритет (51)М. Кл.

G 06 F 7/38

1аеударетвеаый квинтвт

СССР по лелаи извбрвтвниа в открытий

Опубликовано 30.11.81. Бюллетень яв 44

Дата опубликования описания 30.11.81 (5З) УДК 681З25 (088.8) (72) Авторы изобретения

В. А. Жуков и И. Л. Медведев (I

Ордена Ленина институт проблем управления .. (71) Заявитель (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и может найти применение в вычисли тельных машинах любого назначения.

Известно вычислительное устройство, построенное по блочному принципу и выполняющее независимо и параллельно арифметические операции над числами с фиксированной запятой и с плавающей запятой. (1).

Недостатки известного устройства — большой объем аппаратурных затрат, повышение мощности потребления и малый коэффициент использования аппаратуры.

Наиболее близким к предлагаемому является вычислительное устройство, содержащее умножитель сумматор, устройство управления и регистры (23.

Недостаток указанного устройства состоит в узких функционалытьтх возможностях, заключающихся s отсутствии эффективной обработки чисел двойного формата, чисел с плавающей запятой и некоторых сложных операторов, что не позволяет использовать данное устройство в вычислительных машинах, требующих обработки больших массивов информации;

Цель изобретении — повышение гибкости и эффективности работы устройства.

Поставленная цель достигается тем,. что в вычийтительное устройство, содержащее пять регистров, умножитель, два сумматора, блок

3 анализа знаков, блок нормализации, блок переноса, блок выравнивания порядков, блок управления. причем выходы блока управления с первого по пятый соединены с управляющими входами блока выравнивания порядков, блока переноса, блока нормализации и сумматоров. первый вход блока управления соединен с выходом блока анализа знаков, первый информационный вход которого соединен с первым выходом первого регистра, второй выход которого соединен с первым информационным входом умножителя, второй информационный вход которого соединен с выходом второго регистра, выход блока переноса соединен с первым информационным входом первого сумматора, первый выход которого соединен с первым информационным входом блока переноса, второй выход первого сумматора соединен с первой выходной шиной устройства, вторая

885994

5 !

45 выходная шина устройства соединена с выходом второго сумматора и с информационным входом третьего регистра, выход которого соединен с информационным входом блока выравнивания порядков, первые информационные входы первого и четвертого, второго и пятого регистров соединены соответственно с первой и второй входными шинами устройства, введены четыре регистра и семь коммутаторов, причем первый и второй выходы умножителя соединены соответственно с первыми информационными входами шестого и седьмого регистров. перI вый выход шестого регистра соединен со вторым информационным входом седьмого ре- гистра, выход которого и второй выход шестого регистра соединены соответственно с первым и вторым информационными входами первого коммутатора и со вторым и третьим информационными входами блока переноса, третий информационный вход первого коммутатора соединен с выходом восьмого регистра, первыми информационными входами второго и третьего коммутаторов и со вторым информационным входом блока анализа знаков, третий информационный вход которого соединен со вторым

; информационным входом второго коммутатора, вторым информационным входом второго регистра, выходом девятого регистра и со вторым информационным входом третьего коммутатора

/ выход которого соединен с первым информационным входом блока нормализации, первый выход которого соединен с первым управляю, щим входом четвертого коммутатора, Первый информационный вход которого соединен с первой входной шиной устройства, второй информационный вход четвертого коммутатора соединен с выходом второго регистра, четвертым информационным входом первого коммутатора и первым информацИонным входом пятого коммутатора, второй информационный вход которого соединен со вторым выходом первого регистра и с третьим информационным входом четвертого коммутатора, пятый вход которого соединен с выходом третьего коммутатора, третий и четвертый информационные входы которого соединены соответственно с третьей и четвертой входными шинами устройства, третий информационный вход пятого ком- . мутатора соединен с третьей входной шиной устройства, выходы первого и четвертого коммутаторов соединены соответственно со вторым и третьим информационными входами первого сумматора, второй выход которого соединен с первыми информационными входами восьмого и девятого регистров, вторые информационные входы которых соединены с пятой входной шиной устройства, выход блока выравнивания порядков соединен со вторым входом блока управления и с первыми управляющими

55 входами второго и пятого коммутаторов, с первым управляющим входом первого коммутатора и вторым управляющим входом четвертого коммутатора, выход пятого коммутатора соединен с пятым информационным входом первого коммутатора, второй выход блока нормализации соединен со вторым управляющим входом первого коммутатора и с первым информационным входом шестого коммутатора, второй информационный вход которого соединен с выходом пятого регистра и с первым информационным входом седьмого коммутатора, второй информационный вход которого соединен с выходом четвертого регистра, третьи информационные входы шестого и седьмого коммутаторов соединены с выходом третьего регистра, информационные входы второго сумматора соединены с выходами шестого и седьмого коммутаторов, шестой информационный вход четвертого коммутатора соединен с выходом блока переноса, четвертый информационный вход пятого коммутатора соединен с шестой входной шиной устройства. седьмая входная . шина устройства соединена со вторым информационным входом первого регистра, управляющий вход блока анализа знаков соединен с шестым выходом блока управления, управляющие входы первого, второго, третьего, четвертого, пятого, восьмого и девятого регистров соединены с седьмым выходом блока управления, восьмой выход которого соединен с управляющими входами шестого и седьмого ком, мутаторов, управляющий вход умножителя соединен с девятым выходом блока управления, десятый выход; которого соединен с первым управляющим входом шестого регистра и управляющим входом седьмого регистра, второй управляющий вход шестого регистра соединен с одиннадцатым выходом блока управления, двенадцатый выход которого соединен с управляющим входом третьего коммутатора, третьи управляющие входы первого и четвертого коммутаторов и вторые управляющие входы второго и третьего коммутаторов соединены с тринадцатым выходом блока управления.

Кроме того, блок управления содержит па мять микрокоманд, регистр микрокомавд, счетчик, генератор импульсов, дешифратор, группы элементов И, триггер, групйы регистров, группы элементов ИЛИ, регистры, первый, второй, третий и четвертый элементы И, причем выход памяти микрокоманд соединен с информационным входом регистра микрокоманд, управляющий вход которого соединен с первым выходом генератора импульсов, второй выход которого соединен с первым управляющим входом счетчика„второй управляющий вход которого соединен с первым выходом регистра микрокоманд, второй выход которого соединен с

$$

5 88 первым информационным входом счетчика, второй информационный вход которого соединен спервым выходом первого регистра,,информационный вход которого соединен с управляющи входом памяти микрокоманд и с выходом счетчика, третий управляющий вход которого соединен со вторым выходом первого регистра и с первыми входами элементов ИЛИ первой группы, вторые входы которых соединены с выходами регистров первой группы, информационные входы которых саединены с первым выходом дешифратора, второй выход которого соединен с первыми входами элементов И первой группы, вторые входы которых соединены с третьим выходом генератора импульсов, четвертый выход которого соединен с первыми информационными входами элементов И второй группы, вторые входы которых соединены с третьим выходом дешифратора, четвертый выход которого соединен с информационным входом второго регистра, пятый выход дешифратора соединен с информационными входами регистров второй группы, выходы которых соединены с первыми входами элементов ИЛИ второй группы, вторые входы которых соединены с первыми входами элементов ИЛИ третьей группы, с первым входом блока и с информационным входом триггера, управляющий вход которого соединен с пятым выходом генератора импульсов, шестой выход которого соединен с первыми входами первого, второго, третьего и четвертого элементов И, вторые входы которых соединены соответственно с шестым, седьмым, восьмым и девятым выходами дешифратора, десятый одиннадцатый и двенаддатый выходы: которого соединены.с информационными входами регистров третьей, четвертой и пятой групп, вход дешифратора соединен с третьим выходом регистра микрокоманд. второй вход блока соединен с третьим информациои— ным входом счетчика, выходы регистров третьей группы соединены со вторыми входами элементов ИЛИ третьей группы, выходы первого, второго, третьего и четвертого элементов И соединены соответственно с шестым, первым, третьим и вторым выходами блока, выходы элементов ИЛИ первой, второй и третьей групп соединены с четвертым, пятым и тринадцатым выходами блока соответственно, выходы элементов И первой и второй групп соединены с двенадцатым и седьмым выходами блока соответственно, выходы регистров второй, четвертой и пятой групп соединены с десятым, девятым и восьмым выходами блока соответственно, выход триггера соединен с одиннадцатым выходом блока.

На фиг. 1 представлена схема вычислительного устройства; на фиг. 2 — схема блока управления.

5994

$ е

IS

29

2$

3$

40 прерывания последняя микрокоманда этой про16

Устройство содержит блок управления, блок 2 выравнивания порядков, блок 3 анализа энаков, регистры 4 — 12, умножитель 13., коммутаторы 14 — 20, сумматоры 21 и 22, блок 23 переноса, блок 24 нормализации. входные шины

25 — 31, выходные шины 32 и 33. Блок 1 управления содержит память 34 микрокоманц, регистр 35 микрокоманд, счетчик 36, генератор

37 импульсов, дешифратор 38, группы элементов И-39.и 40; триггер 41, группы регистров

42 — 46, группы элементов ИЛИ 47 — 49, регистрры 50 и 51, элементы И 52 — 55, входы 56 и

57, выходы 58 — 70.

Числа с плавающей запятой представлены (n — 4)-разрядной мантиссой со знаком в стар- . шем разряде и 4-разрядным шестнадцатиричным порядком, Устройство работает следующим образом.

Память 34 микрокоманд, предназначенная, для хранения микрокоманд, с помощью которых выполняется реализация арифметических и логических операций, управляется через счетчик 36 тактовыми сигналами с генератора 37.

Последовательность считывания микрокоманд осуществляется счетчиком 36, очередной адрес памяти 34 микрокоманд в котором формирует ся путем увеличения на "1" предыдущего адреса эа счет очередного тактового импульса с генератора 37. Адресация паьапи 34 может быть и произвольной. Это достигается подключением одного иэ выходов регистра 35 ко входу счетчика 36.

При обработке чисел с плавающей запятой в случае обнуления разности порядков или переполнения разрядной сетки блоком 2 выравнивания порядков формируется информация, по которой происходит останов выполнения текущей микропрограммы и зались в счетчик 36 адреса, который вызывает из памяти 34 программу обработки данного прерывания. Одновременно в регистр 51 с выхода счетчика 36 поступает адрес последующей микрокоманды прерванной программы. После обработки программы раммы вызывает запись содержимого регистра

5l в счетчик 36, в результате чего прерванная программа возобновляет работу.

Считанная микрокоманда с памяти 34 поступает в регистр 35, в котором запись осуществляется по тактовому сигналу с генератора 37.

Этот регистр хранит текущее значение всех зои или полей микрокоманды. С выхода регистра

35 микрокоманда поступает на вход дешифратора 38, который вырабатывает сигналы управлеиия и коды настройки блоков предлагаемого устроиства.

Для управления регистрами 4 — 7 и 10 — 12, которые работают только в режиме записи, предназначена группа элементов И 39, на каждый

885994

Настройка сумматоров 21 и 22 на выполнение арифметических и логических функций выполняется микрокомандно, и с выходов дешифратора 38 в группы регистров 44 и 45 заносятся коды настройки, которые через элементы

ИЛИ 47 и 48 поступают на шины настройки сумматоров 21 и 22. На вторые входы элементов ИЛИ 47 и 48 со входов 57 и 56 поступают коды, сформированные, соответственно, в блоках 3 и 24 при выполнении операций деления и нормализации.

Управление умножителем 13 осуществляется через группу регистров 46; в которую заносится значение кодов настройки и управляющих шин с соответствующего выхода дешифратора

38, Для управления блоками 2, 3 и 24 предназначены три ключа, построенные на элементах

И 52, 53 и 54, первые входы которых подключены к соответствующим выходам дешифратора 38, а вторые — к выходу генератора 37, Выходы элементов И 52, 53 и 54 подключены к управляющим входам блоков 2, 3 и 24 соответственно. Запись информации в группы регистров 42 — 46 осуществляется постоянно за счет жесткого включения их шии записи на потенциал разрешения записи.

55 из первых входов которых поступает сигнал с соответствующего выхода дешифратора 38, а на вторые входы элементов И 39 поступают соответствующие тактовые сигналы с генератора 37. Выход каждого элемента И этой группы подключен ко входу записи соответствующего регистра 4 — 7 и 10 — 12. Регистры 8 и 9 построены на сдвиговых регистрах, имеющих четыре режима работы. Поэтому помимо тактирующих сигналов на них поступает код режима их работы с регистра 50, который по шине записи включен постоянно.

Группа элементов И 40 управляет шинами настройки коммутаторов 14 — 20. На первые входы элементов И 40 поступают разрешающие сигналы с генератора 37, а вторые входы подключены к выходу дешифратора 38. Для коммутаторов 14 и 15 коды настройки записываются в группу регистров 42 с дешифратора 38: и далее — непосредственно на шины настройки этих коммутаторов. Коды настройки коммутаторов 16 — 19, помимо кодов, поступающих соответственно с выходов блоков 2 и 24, формируются в дешифраторе 38 с последующей записью в группу регистров 43 и далее— через группу элементов ИЛИ 49 непосредственно на шины настройки коммутаторов 16 — 19.

Вторые входы элементов ИЛИ 49 подключены ко входу 56, по которому поступают сформированные в блоке 3 во время операции деления коды настройки коммутатора 20 и сумматора 21, 5 о

t5

2О

25 зо

8

Элемент И 55 предназначен для подачи в блок 23 переноса при соответствующих операциях уровня "1", Рассмотрим несколько основных операций.

1. Сложение одноформатных чисел с фиксированной запятой.

° По шинам 25 и 26 на входы регистров 4 и 5 поступают исходные числа блока 1 управления, осуществляется настройка коммутаторов

17, 18, и 19 на прямую передачу числа и настройка сумматора 21 на функцию сложения.

Результат может быть, записан или в один из регистров 11 и 12, или же выдан на выход по шине 32.

То же самое, но только для входных шин 26 и 27.

По шинам 29 (30) и 31 через коммутаторы

16, 18 и 17, 19 осуществляется прямая передача кодов чисел на соответствующие входы сумматора 21. Результат также может быть записан или в один из регистров 11 или 12, или выдан на выход.

2, В режиме накапливающего сложения результат записывается в один из регистров 11 или 12 и считывается с них поочередно через коммутаторы 18 или 19 на вход сумматора 21; на другой вход которого поступает число с регистра 4 или 5, 3. В режиме вычжания, когда необходимо вычесть число регистра 5 из числа регистра 4, сумматор 21 настраивается на режим вычитания, коммутатора 18 — на передачу кода регистра 4, а коммутатор 19 — на передачу кода регистра 5. Если же необходимо вычесть код регистра 4 из кода регистра 5, то коммутатор

18 передает код регистра 5, а коммутаторы 17 и 19 передают код регистра 4. Накапливающее вычитание осуществляется с помощью регистров

11 и 12, так же, как и для накапливающего сложения.

4. В режиме сложения двух чисел с фиксированной запятой двойного формата в регистры 4 и 5 сначала записываются младшие части чисел. Полученный при этом перенос с выхода сумматора 21 поступает на один из входов блока 23 переноса, откуда считывается во втором такте, когда начинается обработка старших частей чисел с регистров 4 и 5. За два такта можно выполнить сложение чисел, поступивших на входы сумматора 21 с входных шин 29, 30 и 31.

Операция вычитания чисел двойного формата выполняется точно так же, как и для сложения, только в этом случае сумматор 21 настраивается устройством управления на операцию вычитания.5. Умножение двух чисел осуществляется с помощью умщожителя 13, на входы которого поступают исходные числа с регистров 4 и 5, а результат умножения записывается в регистры

885994

9 8 и 9. Причем, поскольку время умножения равно двум тактам сложения, то можно осуществить совмещение операций умножения и записи в регистры 4 и 5 новых чисел. При необходи4 мости получения результата двойного формата весь результат поочередно считывается с регистров 8 и 9 на выход 32 через коммутатор. 19 и сумматор

21, который настроен на прямую передачу кода по данному входу. Если необходимо иметь одноформатный результат, то старшая часть его считывается с регистра 8 через коммутатор 19 на вход сумматора 21, на вход переноса которого поступает значение переноса, сформированного в блоке 23 старшим разрядом кода регистра 9 и "1" округления, поступившей с блока 1 управления.

6. Рассмотренные выше режимы сложения и умножения одноформатных чисел составляют основу умножения двух двуформатных чисел.

Пусть в регистре 4 записывается код множи- 2О теля, а в регистре 5 — код множимого и пусть в этих регистрах записаны соответственно младшие части чисел. Тогда в течение двух тактов выполняется первый цикл умножения.

В конце второго такта на регистр 4 поступает код старшей части множителя и осуществляется запись первого результата умножения в регистры 8 и 9.

На третьем и четвертом тактах выполняется второй цикл умножения. В течение третьего такта код регистра 9 через коммутатор 19 и о сумматор 21 считывается на выходную шину

32. В четвертом такте осуществляется запись кода регистра 8 через коммутатор 19 и сумматор 21 в регистр 12 и запись в регистры

4 и 5, соответственно, младшей и старшей час35 ти множителя и множимого. В конце четвертого такта результат второго умножения записывается в регистры 8 и 9.

4О

В пятом и шестом тактах выполняется третий цикл умножения. В пятом такте выполняется сложение в сумматоре 21 кода регистра

12 с кодом регистра -9. При этом код регистра

12 поступает на вход сумматора через коммутаторы 16 и 18, а код регистра 9 — через коммутатор 19. Результат сложения записывается в регйстр 11. На шестом такте выполняется сложение кода регистра 8, поступающего на вход сумматора через коммутатор 19, с переносом, полученным от предыдущего сложения и записанным в блоке 23. В этом же такте выполню .ется запись в регистр 4 старшей части множи теля и в конце такта запись результата третьего умножения в регистры 8 и 9. Результат сложения шестого такта записывается в регистр 12. На седь- 55 мом и восьмом тактах выполняется четвертый цикл умножения. При этом перенос от шестого такта записывается в блок 23;

На седьмом такте выполняется сложение кода регистра 12 через коммутаторы 16 и 18 с кодом регистра 9. Результат сложения записывается на выход по шине 32, а перенос поступает в блок 23. На восьмом такте выполняется сложение предыдущего переноса, кода регистра

8 через коммутатор 19 с кодом регистра 11 через коммутаторы 16 и 18 и записью результата сложения в регистр 12, а переноса — в блок 23. Таким образом, в блоке 23 хранятся значения двух однозначных переносов: один — с шестого такта и второй — с восьмого такта. 8 блоке 23 переноса эти два значения складываются и образуют двухразрядный перенос.

В этом же такте (восьмом) может осуществляться запись в регистры 4 и 5 новых значений младших частей других чисел, что чаще всего и бывает при обработке массива данных в потоковом режиме, и в конце восьмого такта выполняется запись четвертого результата умножения в регистры 8 и 9.

В девятом такте выполняется сложение кода регистра 12 через коммутаторы 16 и 18 с кодом регистра 9. Результат сложения выдается на выход по шине 32, а перенос поступает в блок 23, где складывается с двухразрядным кодом переноса от предьщущих сложений.

Новое значение переноса является. также двухразрядным, a его максимальное значение может быль равно числу три, т. е. "1".

В десятом такте выполняется сложение кода регистра 8 через коммутатор 19 с кодом rteю реноса. При этом перенос поступает через коммутатор 18 на вход сдвига на четыре разряда влево в младшие его разряды, а остальные разряды этого входа настроены на передачу кода, равного "О". В девятом и десятом тактах может осуществляться первый цикл умножения новых чисел.

Таким образом, умножение двух чисел двойного формата требует десять мыппшых тактов, но с учетом потокового режима обработки данных время умножения двух чисел равно

1 восьми тактам.

Вычисление оператора А ° Õ + В, необходимое при цифровой обработке сигналов, фильтрации сигналов, решении линейных и дифференциальных уравнений, осуществляется следующим образом.

Коды регистров 4 и 5 перемножаются в умножителе 13, а число В поступает по одной из шин 29 или 31 через коммутаторы 16 и 18.

По такому же принципу осуществляется вычисление сложного оператора типа (...А ° Х + В) +

Х„.+ С) Х„-+ ...) ...). При этом предыдущий ре-, 1 зультат вычисления записывается в регистр 11, аснего — врегистр 5. Число Х„.поступает на регистр 4 с шины 25 или 27.

tI

Операция деления чисел с фиксированной запятой выполняется по классическому алгоритму, когда по анализу знаков определяется очередная цифра частного, а сумматор 21 выполняет или сложение, или вычитание делителя из остатка. Код остатка записывается поочередно в регистры 11 и 12 и снимается с них на вход сумматора 21 только через коммутаторы

16 и 18. Анализ знаков делителя и остатка выполняется в блоке 3, а настройка сумматора на операции сложения и вычитания выполняется блоком 1 управления, который к тому же настраивает коммутатор 18 на передачу кода со сдвигом влево на один разряд и управляет регистрами 8 и 9 в режиме сдвига их вправо на один разряд с занесением в них очередной цифры частного.

Обработка чисел с плавающей запятой. Сло-. жение и вычитание одноформатных чисел.

В регистрах 4 и 5 записываются мантиссы обрабатываемых чисел, в регистры 6 и 7, соответственно, порядки этих чисел. В сумматоре

22 выполняется вычитание порядков, результат операции записывается в регистр 10, и с него сод разности порядков поступает в блок 2 выравнивания порядков. В блоке 2 происходит анализ кода разности порядков, формируются в соответствии с ним коды настроек коммутаторов 16 — 19. При этом в зависимости от знака разности порядков коммутатор 17 пропускает на выход или код регистра 4, или код регистра 5. То же самое относится и к коммутатору 16. Поскольку порядки чисел являются шестнадцатиричными,, т. е. каждому разряду разности порядков соответствует сдвиг на четыре разряда, то сдвиг той или иной мантиссы с меньшим порядком выполняется на четыре, восемь или двенадцать разрядов (в случае разрядности чисел, равной шестнадцати). Блок 2 выравнивания порядков также выполняет анализ кода разности порядков на случай обнуления мантиссы с меньшим порядком и переполнения и по результату этого анализа подает сигналы в блок 1 управления, который в соответствии с ним вырабатывает управляющие сигналы для коммутаторов и сумматора 21.

Одновременно с прохождением какой-либо мантиссы через коммутаторы 17 и 19 другая мантисса проходит через коммутаторы 16 и 18 на вход сумматора 21. Результат сложения (вычитания) фиксируется в одном из регистров 11 или 12.

На следующем такте выполняется операция нормализации мантиссы результата, которая поступает через коммутатор 20 на вход блока

24. В блоке 24 осуществляется анализ кода мантиссы результата, формируется код настройки коммутатора t8 и в сумматор 22 выдается корректирующий код порядка результата. В эа85994 I.

5

15 о

35 висимости от денормализации мантиссы результата сумматор 22 настраивается блоком 24 нормализации на операцию сложения корректирующего кода с кодом наибольшего порядка или операцию вычитания. Окончательный результат выводится по шинам 32 и 33. . В случае обработки чисел двойного формата алгоритм обработки порядков остается как и для одноформатных чисел. а в регистры 4 и -5 на первом такте записываются младшие части мантисс с записью результата в один иэ регистров 11 или 12. На второмтакте выполняется эапись в регистры 4 и 5 старших частей мантисс, сдвиг влево старшей мантиссы с меньшим порядком на (m — n) разрядов, где m — разрядность чисел; n — сдвиг мантиссы с меньшим порядком при операции выравнивания порядков.

При этом при сдвиге мантиссы через коммутаторы 16 и 18 старшие ее разряды выходят за пределы разрядной сетки, а в сумматор 21 на старшие разряды поступают ее младшие разряды, которые складываются с кодом регистра

12

Результат сложения записывается в регистр

11. На третьем такте выполняется обработка старшей части мантиссы с меньшим порядком, но она уже сдвигается вправо через коммутаторы 17 и 19 и далее складывается в сумматоре 21 со старшей частью мантиссы с большим порядком. Настройка коммутатора 18 на сдвиг влево мантиссы во втором такте осуществляется блоком 2.

Округление выполняется в первом такте, для чего старший разряд тетрады, которая должна выйти за пределы разрядной сетки при сдвиге вправо, поступает в блок 23, где складывается с "1" округления, поступающей с блока 1 управления. Результат этого сложения постутиет на вход переноса сумматора 21.

Операция нормализации мантиссы результата выполняется в два такта. В первом такте старшая часть мантиссы результата с регистра 12 поступает через коммутатор 20 в блок 24, где анализируется. Во втором такте выполняется анализ младшей части мантиссы с регистра 11 и по результатам анализа обеих частей формируется код настройки коммутаторов 18 и 19. При этом, если все разряды старшей части мантиссы результата равны "0" или "1", то сдвигается влево только младшая часть.

Если же не все разряды, начиная со старших, равны "0" или "1", то в первом такте сдвигается через коммутатор 18 старшая часть, а младшая часть с регистра 11 через коммутаторы 19 сдвигается вправо íà (m — n) разрядов, где и,— количество разрядов сдвига влево.

В сумматоре 21 они складываются и на его выходе получается окончательное з ичение старшей части мантиссы результата. Во втором так13

885994

5

25

55 те сдвигается младшая часть мантиссы через коммутатор 18. В эти же такты, как и для одноформатных чисел, выполняется окончательная обработка порядка результата в сумматоре

22.

Для операций умножения н деления любого формата чисел обработка мантисс выполняется так же, как н для чисел с фиксированной запя той, а порядки обрабатываются независимо от мантисс. Алгоритм операции нормализации такой же, как и для сложения (вычитания) чисел.

Введение регистров, коммутаторов и новых конструктивных связей позволяет значительно повысить гибкость и эффективность работы устройства, которое может быть использовано в качестве операционного или вычислительного блока в процессорах многопроцессорной ЭВМ.

Дополнительные связи и входные шины позволяют более гибко взаимодействовать процессорам между собой. В предлагаемом устройстве можно выполнять независимо две различные операции, например умножение и сложение, умножение и логические операции, умножение и пересылкй. Применение предлагаемого устройства в качестве операционного блока в процессорах многопроцессорной вычислительной системы ПС вЂ” 2000 позволяет увеличить скорость вычислений в 3 — 4 раза, Формула изобретения

1. Вычислительное устройство, содержащее пять регистров, умножитель, два сумматора, блок анализа знаков. блок нормализации, блок переноса, блок выравнивания порядков. блок управления, причем выходы блока управления с первого по пятый соединены с управляющими входами блока выравнивания порядков, блока переноса, блока нормализации и сумматоров, первый вход блока управления соединен с выходом блока анализа знаков, первый информационный вход которого соединен с первым выходом первого регистре, второй выход которого соединен с первым информационным входом умножителя. второй информационный . вход которого соединен с выходом второго регистра, выход блока переноса соединен с первым информационным входом первого сумматора, первый выход которого соединен с первым информационным входом блока переноса, второй выход первого сумматора соединен с первой выходной шиной устройства, вторая выходная шина устройства соединена с выходом второго сумматора и с информационным входом третьего регистра, выход которого соединен с информационным входом блока выравнивания порядков, первые информацион-: ные входы первого и четвертого, второго и пятого регистров соединены соответственно с первой и второй входными шинами устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения гибкости и эффективности работы устройства, в него введены четыре регистра и семь коммутаторов, причем первый и второй выходы умножителя соединены соответственно с первыми информационными входами шестого н седьмого регистров, первый выход шестого регистра соединен со вторым информационным входом седьмого регистра, выход которого и второй выход шестого регистра соединены соответственно с первым н вторым информационными входащи первого коммутатора и со вторым, и третьим информационными входами блока переноса, третий информационный вход первого коммутатора соединен с выходом восьмого.. регистра, первыми информационными входами второго и третьего коммутаторов и со вторым информационным входом блока анализа знаков, третий информационный вход которого соединен со вторым информационным входом второго коммутатора, вторым информационным входом второго регистра, выходом девятого регистра н со вторым информационным входом третьего коммутатора, выход которого соединен с первым информационным входом блока нормализации, первый выход которого соединен с первым управляющим входом четвертого коммутатора, первый информационный вход которого соединен с первой входной шиной устройства, второй информационный вход четвертого коммутатора соединен с выходом второго регистра, четвертым информационным вхо,дом первого коммутатора и первым информа ционным входом пятого коммутатора, второй информационный вход которого соединен со вторым выходом первого регистра и с третьим информационным входом четвертого коммутато» ра, пятый вход которого соединен с выходом третьего коммутатора, третий и четвертый аа- . формационные входы которого соединены соответственно с третьей и четвертой входными шинами устройства, третий информационный

sxag пятого коммутатора соединен с третьей входной шиной устройства, выходы первого и четвертого коммутаторов соединены соответственно со вторым и третьим информационными входами первого сумматора, второй выход которого соединен с первыми информационными вхОдами восьмого и девятого регистров, вторые информационные входы которых соединены с натой входной шиной устройства, выход блока выравнивания порядков соединен со вторым входом блока управления и с первыми управляющими входами второго и пятого коммутаторов, с первым управляющим входом первого коммутатора и вторым управляю- щим входом четвертого коммутатора, выход пятого коммутатора соединен с пятым информационным входом первого коммутатора, втоf5

2. Устройство по п. 1, о т л и ч а ю щ ее с я тем, что блок управления содержит память микрокоманд, регистр микрокоманд, счетчик, генератор импульсов, дешифратор, 45 группы элементов И, триггер, группы Регистров,группы элементов ИЛИ, регистры, первый второй, третий и четвертый элементы И, причем выход памяти микрокоманд соединен с информационным входом регистра микроко манд, управляющий вход которого соединен с первым выходом генератора импульсов, второй выход которого соединен с первым управ. ляющим входом счетчика, второй управляющий вход которого соединен с первым выходом регистра микрокоманд. втэрой выход которого соединен с первым информационным входом счетчика, второй информационный вход которого соединен с первым выходом первого рой выход блока нормализации соединен со вторым управляющим входом первого коммутатора и с первым информационным входом шестого коммутатора, второй информационный вход которого соединен с выходом пятого регистра и с первым информационным входом седьмого коммутатора, второй информационный вход которого соединен с выходом четвертого регистра, третьи информационные входы шестого и седьмого коммутаторов соединены с выходом третьего регистра, информационные входы второго сумматора соединены с выходами шестого и седьмого коммутаторов, шестой информационный вход четвертого коммутатора соединен с выходом блока переноса; четвертый информационный вход пятого коммутатора соединен с шестой входной шиной устройства, седьмая входная шина устройства соединена со вторым информационным входом первого регистра, управляющий вход блока анализа знаков соединен с шестым выходом блока управления, управляющие входы первого, второго, третьего, четвертого, пятого, восьмого и девятого регистров соединены с седьмым выходом блока управления, восьмой выход которого соединен с управляющими входами шестого и седьмого коммутаторов, управляющий вход умножителя соединен с девятым выходом блока управления, десятый выход которого соединен с первым управляющим входом шестого регистра и управляющим входом седьмого регистра, второй управляю; щий вход шестого регистра соединен с одиннадцатым выходом блока управления, двенадцатый выход которого соединен с управляющим входом третьего коммутатора, третьи управляющие входы первого и четвертого коммутаторов и вторые управляющие входы второго и третьего коммутаторов соединены с тринадцатым выходом блока управления.

885994 i6 регистра, информационный вход которого соединен с управляющим входом памяти мнкрокоманд и с выходом счетчика, третий управля @щий вход которого соединен со вторым выходом первого регистра и с первыми входами элементов ИЛИ первой группы, вторые входы которых соединены с выходами регистров первой группы, информационные входы которых соединены с первым выходом дешифратора, второй выход которого соединен с первыми входами элементов И первой группы, вторые входы которых соединены с третьим выходом генератора импульсов, четвертый выход которого соединен с первыми информационными входами элементов И второй группы, вторые входы которых соединены с третьим выходом дешнфратора, четвертый выход которого соединен с информационным входом второго регистра, пятый выход дешифратора соединен с информационными входами регистров второй группы, выходы которых соединены с первыми входами элементов ИЛИ второй группы, вторые входы которых соединены с первыми входами элементов ИЛИ третьей группы, с первым входом блока и с информационным входом триггера, управляющий вход которого соединен с пятым выходом генератора импульсов, шестой выход которого соединен с первыми входами первого, второго, третьего и четвертого элементов И, вторые входы которых соединены соответственно с шестым, седьмым, восьмым и девятым выходами дешифратора, десятый, одиннадцатый и двенадцатый выходы которого соединены с информационными входами резз гистров третьей, четвертой и пятой групп вход

7 дешифратора соединен с третьим выходом регистра микрокоманд, второй вход блока сов. дютен с третьим информационным входом счетчика, выходы регистров третьей группы

40 соединены со вторыми входами элементов

ИЛИ третьей группы, выходы первого, второго, третьего и четвертого элементов И соединены соответственно с шестым, первым, третьим и вторым выходами блока, выходы элементов

ИЛИ первом, второй и третьей групп соединены с четвертым, пятым и тринадцатым выходами блока соответственно, выходы элементов И первой и второй групп соединены с двенадцатым и седьмым выходами блока соответственно, выходы регистров второй, четвертой и пятой групп соединены с десятым, девятым и восьмым выходами блока соответственно, выход триггера соединен с одиннадцатым выходом блока.

Источники информации, принятые во внимание при экспертизе

1. Вопросы кибернетики. М., 1976, вып. 20, с. 3-16.

2. Engineering Specification М 18947800, 1973, р. 1 — 67 (прототип).

885994

Составитель В, Березкин

Техред А.Бабннец

Корректор Г. Решетник

Редактор И. Михеева

Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 10544/70 Тираж 748

ВНИИПИ Государственного комитета СССР йо делам изобретений и открытий

113035, Москва, Ж-35, Раушскаа наб., д. 4/5