Фазоимпульсный сумматор

 

Киевский ордена Ленина политехнический институт им. эбВеликой Октябрьской социалистической революции (7!) Заявитель +у фАЗОИМПУЛЬСНЫЙ СУММАТОР

Изобретение относится к вычислительной технике и может быть исполЫзовано в цифровых вычислительных устройствах, работающих.в недвоичной системе счисления при фазоимпульсиом представлении информации.

Известен десятичный сумматор, содержащий блок управления, первый выход которого соединен с источником синхроимпульсов, а второй и третий выходы — с первыми входами первой и второй групп элементов И, вторые входы коЯ торых соединены с шинами первого и второго слагаемых, а выходы каждой пары элементов

И первой и второй групп — с входами элементов ИЛИ первой группы, выходы которых соединены с первыми входами преобразователей . 3$ фаэоимпульсного кода в число — импульсный код.

Вторые и третьи входы преобразователей подключены соответственно к первому и второму выходам источника синхроимпульсов, а выходы преобразователей — к первым входам элементов

ИЛИ всех разрядов, кроме младшего, и к первому и второму входам элемента ИЛИ младшего разряда второй группы, выходы которых соединены со входами соответствующих пере2 счетных- трнггерных декад. Выходы три|терных декад подсоединены к единичным входам триггеров фиксации! сигналов переноса, причем едшычные выходы этих триггеров, а также выходы генератора фазовых констант — ко входам элементов И, трепи входы которых соединены с четвертым выходом блока управления.

Выходы элементов И соединены с нулевыми входами соответствующих триггеров и с вторыми входами соответствующих элементов ИЛИ последующих разрядов (1) .

Такой сумматор характеризуется сравнитель; но болыпой сложностью, обусловленной наличи ем преобразователя фазоимпульсного кода в число-импульсный и невысоким быстродействием из-за необходимости использования трех опорных периодов для выполнения операции суммирования.

Известен также десятичный сумматор, состоящий из фаэоимпульсного многоустойчивого элемента, первый выход которого является выходной шиной сумматора, а второй его выход соединен с узлом выработки импульсов заема.

Остальные входы узла выработки, импульсов

885996

20 заема связаны с шинами знака второго слагаемого и опроса заема, а его выход является шиной импульсов заема в старший разряд. К установочному входу фазоимпульсного многоустойчивого элемента подведена шина установочного сигнала, а к его счетному входу подклю,w чен выходом элемент ИЛИ, первый вход которого соединен с шиной импульсов переноса.

Второй вход элемента ИЛИ соединен через элемент И с преобразователем фазоимпульсного кода первого слагаемого в число-импульсный код, а третий его вход — с преобразователем фазоимпульсного кода второго слагаемого в число-импульсный код. На второй и третий входы элемента И подведены шины тактовых импульсов и импульсов заема. Первые входы преобразователей связаны с шинами слагаемых, а их вторые входы — с шинами знака слагаемых, на третьи же входы этих преобразователей подведена шина импульсов опорной частоты; кроме того, четвертый вход преобразователя первого слагаемого соединен с шиной тактовых импульсов, а второго слагаемого — с шиной знака второго слагаемого. Преобразователи фазоимпульсного кода первого и второго слагаемых в число-импульсный код соединены соответственно с первым и вторым входами узла выработки импульсов переноса, третий и четвертый входы которого связаны соответственно с шинами знака первого и второго слагаемых, пятый же вход этого узла соединен с шиной опроса переноса, а его выход является шиной импульсов переноса в старший разряд (2).

Сложность такого сумматора обусловлена наличием в его схеме преобразователей фазоимпульсного кода в число-импульсный и фаэоимпульсного многоустойчивого элемента, а необходимость сдвига на половину периода тактовых импульсов число-импульсного кода одного из слагаемых существенно снижает быстродействие такого сумматора.

Наиболее близким к предлагаемому является фаэоимпульсный сумматор содержащий многоразрядный двоичный накайливающий сумматор, вход младшего разряда которого соединен с шиной сигнала переноса с предыдущего ра3ряда. К информационным входам двоичного сумматора подключен выходами сдвигатель соединенный входом цепи сдвига и входом разрешения передачи информации без сдвига соответственно с единичным и нулевым выходами 30 триггера. Единичный вход триггера связан с выходом элемента И, а его нулевый вход — с шиной нулевой фазоимпульсной константы. Ко входам сдвигателя подсоединен выходами преобразователь фазоимпульсного кода в двоичный 55 позиционный код. К управляющему входу преобразователя подсоединен выходом элемент ИЛИ, а ко входам преобразователя подведены шины

4 фазоимпульсных констант. Первые входы элементов И и ИЛИ соединены с шиной первого слагаемого, а их вторые входы — с шиной второго слагаемого. К выходам двоичного сумматора подключен дешифратор, связанный выходами с первыми входами элементов И, ко вторым входам которых подведены шины соответствующих фазоимпульсных констант. Выходы элементов И соединены-со входами элемента .

ИЛИ, выход которого является выходной ши. ной фазоимпульсного сумматора, Выходы. переноса сдвитателя и двоичного сумматора связаны со входами элемента ИЛИ, выход которого является шиной сигнала переноса в старший разряд (3).

Такой сумматор характеризуется большой сложностью, так как в его состав входят преобразователь фазоимпульсного кода в двоичный позиционный код, сдвигатель, многоразрядный двоичный накапливающий сумматор, дешифратор.

Цель изобретения — упрощение сумматора. °

Поставленная цель достигается тем, что в фазоимпульсный сумматор, содержащий элементы И и триггеры, введены и-разрядный регистр и элементы запрета (и — основание системы счисления), причем выход первого разряда регистра соединен со входом его последнего разряда, выход которого соединен с информационным входом первого элемента запрета, управляющий вход которого соединен с выходом первого элемента И, входы которого подключены к нулевым выходам первого и второго триггеров, выход первого элемента запрета является выходом суммы фазоимпульсного сумматора и соединен с нулевым входом третьего триггера, единичный вход которого соединен со входом первого разряда регистра, нулевыми входами первого и второго триггеров и шиной начальной установки сумматора, единичный выход третьего триггера подключен к первому входу второго элемента И, второй вход которого соединен с шиной нулевой константы сумматора, а выход является выходом переноса сумматора, единичные входы первого и второго триггеров соединены соответственно со входами первого и второго слагаемых сумматора нулевые выходы первого и второго триггеров подключены к первому и второму входам третьего элемента И соответственно, единичные выходы первого и второго триггеров подключены к первому и второму входам четвертого элемента И соответственно, третьи входы третьего и четвертого элементов И соединены с тактовой шиной сумматора, выход третьего элемента И соединен с управляющим входом сдвига влево регистра, выход четвертого элемента И соединен с информационным входом второго элемента запрета и нулевым вхо885996 дом четвертого триггера, единичный вход которого соединен со входом переноса сумматора, а единичный выход подключен к управляющему входу второго элемента запрета, выход которого соединен с управляющим входом сдвита S вправо регистра.

На фиг. 1 изображена функциональная схема фазоимпульсного сумматора; на фиг. 2 — временная диаграмма, иллюстрирующая его работу, при основании системы счисления п=10 и 16 при прямом кодировании числовой информации.

Фазоимпульсный сумматор содержит триггер

1 первого слагаемого, триггер 2 второго слагаемого, триггер 3 запоминания сигнала переноса с младшего разряда и триггер 4 формирования сигнала переноса в старший разряд. К нулевым выходам триггеров 1 и 2 подсоединены входы элемента И 5 и входы элемента И 6, а к их единичным выходам подключены входы элемен- тб та И 7. Ко входам элементов И 5 и 7 подключена шина тактовых импульсов (ТИ) сумматора. К выходу элемента И 5 входом цепи сдвига на один разряд влево подключен регистр

8, разрядность которого соответствует принято- 25 му основанию системы счисления. Вход цепи сдвига на ощш разряд вправо регистра 8 соединен с выходом элемента 9 запрета, первый вход которого соединен с выходом элемента И 7 и с нулевым входом триггера 3. Единичный 3п вход триггера 3 соединен с шиной сигнала переноса с младшего разряда Р!, а единичный выход триггера 3 соедйнен со вторым входом элемента 9 запрета. Единичные входы триггеров

1 и 2 соединены со входами слагаемых я

35 и у сумматора, а нулевые входы триггеров 1 и

2, а также единичный вход триггера 4 и вход первого разряда регистра 8 — с шиной сигнала начальной установки (НУ) сумматора. Выход первого разряда регистра 8 связан со входом

40 его последнего разряда, выход которого соединен с первым входом элемента Ю запрета. Второй вход элемента 10 запрета соединен с выхо; дом элемента И 6, а его выход является выходом суммы, на котором формируется сигнал S, и связан с нулевым входом триггера 4. Еди45 ничный выход триггера 4 связан со вторым вхо- дом элемента И 11, первый вход которого соединен с шиной нулевой константы К, а его выход является выходом сигнала переноса в старший разряд Р2 сумматора.

Сумматор работает следующим образом.

Работу сумматора рассмотрим при численных значениях слагаемых х — 5 и м — 7, а также при наличии сигнала переноса с младшего разряда.

С началом работы сигнал НУ, поступающий с периодом 2Т, где Т вЂ” длительность опорного периода, и проходящий в момент действия нулевой фаэоимпульсной константы К!а, устанавливае трщгеры к 2 в пулевое состояние, триггер 4 — в единичное состояние и первый разряд регистра 8 — в единичное состояние. В этот же момент времени сигнал переноса с младшего разряда Р поступающий на единичный вход триггера 3, переключает его в единичное состояние.

Вслед за этим триггеры 1 и 2 открывают элемент И 5 и на вход цепи сдвига на один разряд влево регистра 8 поступают тактовые импульсы. При этом ранее установленный в первом разряде регистра 8 единичный сигнал передается в его последний разряд н оттуда посредством тактовых импульсов сдвигается в сторону младших разрядов.

Так как на второй вход элемента 10 запрета с выхода элемента И 6 поступает запрещающий сигнал, то при передаче единичного сигнала с первого разряда регистра 8 на его последний разряд (на выходе сумматора сигнал отсутствует. С поступлением на сумматор сигнала первого слагаемого (а при фазоимпульсном принципе представления информации сигнал меньшего числа поступает первым), соответствующий триггер переключается в единичное состояние и элемент И 5 закрывается, а элемент 10 запрета открыт. При этом поступление тактовых импульсов на вход цепи сдвига на один разряд влево регистра 8 прекращается и единичный сигнал в нем не сдвигается. В момент поступления на сумматор сигнала второго слагаемого соответствующий триггер переключается в единичное состояние и открывает элемент И 7.

Первый тактовый имлульс через элемент И 7 поступает на нулевой вход триггера 3, кото- рый до этого момента хранит сигнал переноса с младшего разряда, и,переключает его в нулевое состояние. После этого тактовые импульсы через открытые элемент И 7 и элемент 9 запрета поступают на вход цепи сдвига на один разряд вправо регистра 8 и сдвигают ранее задержанный на определенное количество тактов (в данном случае с учетом единицы переноса с предыдущего разряда — на три такта) единичный сигнал в сторону старших разрядов.

При достижении единичным сигналом последнего разряда регистра 8 он через открытый элемент 10 запрета поступает на выходную шину сумматора и на, нулевой вход тригтера 4.

При одновременном поступлении на сумматор обоих слагаемых, в случае равенства их численных значений, сдвиг единичного сигнала в сторону старших разрядов в регистре 8 начинается через один период тактовых импульсов, необходимый для учета единицы переноса с предыдущего разряда. Если результат суммирования двух чисел и единиць» переноса с младшего разряда превышает величину основания системы счисления (как в данном случае), то в начале следующего опорного периода форми885996 руется перенос в старший разряд, так как сигнал Кочерез открытый элемент И 11 проходит на выход переноса сумматора. При этом резуль тат суммирования формируется во втором опорном периоде. Сигнал суммы переключает триггер 4 в нулевое состояние и закрывает цепи формирования сигнала переноса в старший разряд. Если же результат суммирования не превышает величины основания системы счисления, то сигнал суммы появляетсяна выходе суммы фа- 1О зоимпульсного сумматора в том же опорном периоде, что и слагаемые.

Предлагаемый сумматор, не уступая по быстродействию известному, является более простым.

Он содержит один регистр, четыре триггера 15 и несколько элементов И, количество которых не увеличивается с возрастанием основания системы счисления. В состав же известного сумматора входят такие сложные узлы, как преобразователь фазоимпульсного кода в двоичный позиционный код, сдвигатель, многоразрядный двоичный накапливающий сумматор, дешифратор, каждый из которых имеет примерно такую же сложность, как регистр предлагаемого сумматора.

Кроме того, количество некоторых типов логических элементов известного сумматора возрастает с увеличением основания системы счисления.

Предлагаемый сумматор может быть использован и как один разряд многразрядного фазоимпульсного сумматора. В таком сумматоре операнды на каждый последующий разряд могут быть поданы только после опорного периода, в котором поступают операнды иа предыдущий разряд. При этом в случае формирования сигнал»

Йереноса в предыдущем разряде. он поступает на последующий разряд в опорном периоде поступления операндов этого разряда, что обуславливает правильную работу многоразрядного сумматора в целом. Таким образом, полу40 чается многоразрядный фазоимпульсный сумматор с последовательным перекосом.

Выработка сигнала переноса на (и+1)-ом такте (и — основание системы счисления) и передача его в разряд, где в это время формируется сигнал суммы, не вносит искажения в работу всего устройства в целом. В этом случае сигнал переноса Р4 с предыдущего разряда поступает на единичный вход триггера

3 и переключает его в единичное состояние.

При этом элемент 9 запрета закрывается, и бло- 5О кируется цепь поступления тактовых импульсов на вход цепи сдвига,на один разряд вправо (в сторону старших разрядов) регистра 8.

Только при поступлении обоих операндов на фазоимпульсный сумматор открывается элемент 55

И 7, и при отсутствии сигнала переноса с предыдущего разряда тактовые импульсы через открытый элемент 9 запрета сразу же поступают

8 на вход цепи сдвига на один разряд вправо регистра 8 и сдвигают в нем единичный сигнал в сторону старших разрядов. При наличии сигнала переноса первый из тактовых импульсов через элемент И 7 переключает триггер 3 в нулевое состояние и открывает элемент 9 запрета. В течение одного периода тактовых импульсов, когда осуществляется разблокировка цепи подачи тактовых импульсов на вход цеди сдвига на один разряд вправо регистра 8, сдвиг единичного сигнала в нем не производится.

Далее очередные тактовые импульсы начинают сдвигать задержанный на один период тактовых импульсов единичный сигнал в сторону старших разрядов регистра 8. Такая задержка сдви-, га в регистре 8 единичного сигнала учитывается при формировании сигнала суммы, который появляется на выходе сумматора на один период тактовых импульсов позже. При этом при всевозможных комбинациях операндов на входах сумматора результат суммирования всегда получается правильным.

Формула изоб ретения

Фазоимпульсный сумматор, содержащий элементы И и триггеры, о т л и ч а ю щ и йс я тем, что, с целью упрощения, он содержит и-разрядный регистр и элементы запрета (и-основание системы счисления), причем вьиод первого разряда регистра соединен со входом его последнего разряда, вьиод которого соединен с информационным входом первого элемента запрета, управляющий вход которого соединен с выходом первого элемента И, входы которого подключены к нулевым выходам первого и второго трщтеров, выход первого элемента запрета является выходом суммы фаэоимпульсного сумматора и соединен с нулевым входом третьего триггера, единичный вход которого соединен со входом первого разряда регистра, нулевыми входами первого и второго триггеров и шиной начальной установки сумматора, единичный вьиод третьего триггера подключен к первому входу второго элемента И, второй вход которого соединен с шиной нулевой константна сумматора, а выход является выходом переноса сумматора, единичные входы первого и второго триггеров соединены соответственно со входами первого и второго слагаемых сумматора, нулевые выходы первого и второго триггеров .подключены к первому и второму входам третьего элемента И соответственно, единичные выходы первого и второго триггеров подключены к первому и второму входам четвертого элемента И соответственно, третьи входы третьего и четвертого элементов И соединены с тактовой шиной

885996 сумматора, выход третьего элемента И соединен с управляющим входом сдвига влево регистра, выход четвертого элемента И соединен с информационным входом второго элемента запрета и нулевым входом четвертого триггера, единичный выход которого соединен со входом переноса сумматора, а единичный выход подключен к управляющему входу второго элемента запрета, выход которого соединен с управляющим входом сдвига вправо регистра, <0

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР Ф 486319, кл. G 06 F 7/335, 1973.

2. Автооское свидетельство СССР Ф 491947, кл. G 06 F 7/38, 1973.

3. Авторское свидетельство СССР Ф 651343, кл. G 06 F7/50,,1977 (прототип). фиа. 1

Р1 2 3 9f С7УУ Р1239ХС7УУР ти иу

Ю у

У1

3

$

7

Ю

У

Та

Фив. и рО ,t

° р

° f

«0

«1

ВНИИПИ Заказ 10544/70

Тираж 748 Подписное

4MnHalI ППЦ "Патент", r.Óæã0ð0ä,óë.Ïð0åêòíàÿ, 4