Логический анализатор

 

Д. С. Григалашвили и Г. Н. Которашвили (72) Авторы изобретения

Тбилисский научно-исследовательский институт;

1 приборостроения и средств автоматизации Научноi.ðoèçâîäñòâåííîãî объединения "ЭЛБА" (7l) Заявитель (54) ЛОГИЧЕСКИЙ АНАЛИЗАТОР

Изобретение относится к вычислительной технике и предназначено для поиска неисправностей в аппаратных средствах электронного цифрового оборудования.

Известно устройство проверки блока обработки данных. Устройство содержит вспомогательный блок, связанный с блоком обработки данных интерфейсом и служебным каналом. Вспомогательный блок содержит блок считывания элементарных операций, записанных на носителе, блок индификации считанных символов, пять регистров, некоторые из которых связаны с проверяемым блоком, блок сравнения-эталонного значе13

Ф ния с результатом операции и блок управления последовательным выполнением считанных операций. Устройство применяется при полуавтоматической проверке блока обработки данных (И.

36

Данное устройство не обеспечивает автоматизации обнаружения неисправностей.

Наиболее близким к предлагаемому

1 по функциональной схеме является логический анализатор состояний, содержащий входной регистр, который с помощью входных шин подключается к исследуемому объекту, запоминающее устройство, блок управления эапоминаницим устройством, цифровой компаратор, блок цифровой задержки,блок управления уст ройством отображения. Синхронизирующие входы входного регистра, блока цифровой задержки и блока управления ЗУ подключаются к входной шине синхронизацией анализатора. При проведении диагностических работ шина синхронизации анализатора подключается к системному сиихросигналу исследуемого объекта, а входные шины к его шинам, в качестве. которых могут служить адресные или информационные шинн электронного цифрового,оборудования f23.

Недостатком этого устройства является то, что оно не обеспечивает автоматического обнаружения ошибок во вре890396

50 содержанию от исходной последовательности. Назовем эти коды остаточными кодами или вкратце остатками. Очевидно, для каждого регистра в нашем уст55 ройстве количество таких кодов может быть 2

Если входная последовательность тоже состоит из 16 единиц и нулей, менпых диаграммах микросхем, плат, устройств, так как оно применяется совместно с осциллографом, а временные диаграммы на осциллографе, которые представлены логическими уровнями единиц и нулей (битами), трудно воспринять и идентифицировать,так как все биты похожи друг на друга.

Целью изобретения является расширение функциональных воэможностей за счет обнаружения ошибочных временных диаграмм логических схем.

Для достижения поставленной цели в логический анализатор, содержащий цифровой компаратор, блок отображения и постоянное запоминающее устройство, причем выход постоянного запоминающего устройства подключен к первому входу цифрового компаратора, выход которого соединен с первым входом блока отображения, .второй вход которого соединен со входом постоянного запоминающего устройства, в логический анализатор введены и --блоков формирования остатков, блок выработки интервала обработки временной диаграммы, блок синхронизации, коммутатор, блок установки нул> и знаковый генератор, при этом блок формирования остатков содержат сумматор по модулю два и шестнадцать регистров сдвига, первые входы которых подключены к первому выходу формирователя тактовых импульсов, вторые входы регистров сдвига подключены к выходу блока установки нуля, выход седьмого, девятого, двенадцатого и шестнадцатого регистров сдвига подключены соответственно к выходам сумматора по модулю два, один из выходов которого является входом данных анализатора, выход сумматора по модулю два соедине со входом первого регистра сдвига данного блока формирования остат" ков, выходы всех регистров сдвига всех блоков формирования остатков подключены к соответствующей группе информационных входов коммутатора, выход которого подключен ко входу знакового генератора и ко второму вхбду цифрового компаратора, выход знакового генератора подключен к третьему входу блока отображения, управляющий вход коммутатора подключен к выходу блока синхронизации, выход которого соединен со вторым выходом блока выборки интервала обработки, временной диаграммы, входы которого являются соответственно синхрониэироf0

1S

2S

4 ванным и контрольным входом устройства, а также блок выработки интервала обработки временной диаграммы, содержит триггер, элемент И, счетчик и компаратор, причем первый вход элемента И является синхронизационным входом блока, второй вход элемента И подключен к единичному выходу триггера, единичный вход которого является контрольным входом анализатора, нулевой вход триггера объединен с первым входом счетчика и подключен к выходу компаратора, вход которого соединен с выходом счетчика, второй вход которого подключен к выходу элемента И н является первым выходдм блока.

На чертеже приведена блок-схема логического анализатора.

Логический анализатор содержит вход 1 данных анализатора, вход 2 синхронизации, контрольный Э вход, цифровой компаратор 4, постоянное запоминающее устройство 5, блок 6 отображения, знаковый генератор 7, коммутатор 8, блоки 9 -9 формирования остатков, регистры 10 сдвига, сумматор 11 по модулю два, блок 12 выработки интервала обработки временной диаграммы, триггер 13, элемент 14 И, счетчик 15, компаратор 16, блок 17 установки нуля, блок 18 синхронизации.

Работа устройства основана на принципе сжатия информации с применением сдвигающих регистров с обратными связями. В данном устройстве применены шестнадцатиразрядные сдвигающие регистры с обратными связями от 7, 9, 12 и 16-го разрядов через сумматор по модулю два.

Любые временные диаграммы, циркулирующие в цифровой аппаратуре и синхронизированные каким-либо синхроимпульсами, представляют собой последовательности единиц и нулей. Если эти последовательности подать на такие сдвигающие регистры, то на каждую последовательность они реагируют по разному, в результате чего в регистрах остаются коды, отличительные по

89039 тогда можно утверждать, что поскольку сдвигающий регистр с обратными связями является линейным, то каждой входной последовательности, количество которых равно 2, соответствует свой 5 собственный остаток из 2 . Таким об1Ü разом, если известен заранее остаток какой-либо входной последовательности, т.е. какой-либо предполагаемой временной диаграммы, а в результате измерения в сдвигающем рсгистре остался другой остаток, то со стопроцентной вероятностью можно утверждать, что временная диаграмма является ошибочной. Это касается и случая, когда входная информация содержит меньше

16 бит.

Если входная последовательность содержит 12 бит, то в этом случае из

1 количества 2 последовательностей

Л 29 найдется по две такие, которые имеют одинаковые остатки. Назовем эти последовательности родственными. Таким образом, если взамен предлагаемой последовательности на вход регистра приходит ошибочная родственная последовательность, то ошибка остается незамеченной, так как оии имеют одинаковые остатки. Общее число ошибочных последовательностей может быть очевидно Р-I, и только один раз ошибка не может быть обнаружена. Поэтому вероятность не обнаружения ошибки равна

При длине входной последовательности 18 бит, количество необнаруженных ошибок может быть 3 и т.д. В общем случае, если сдвигающий регистр со- > стоит из и разрядов, а входная последовательность имеет длину е бит, количество необнаруженных ошибок может

Ф-6 быть 2 -1, а количество ошибочных последовательностей 2 -1. Вероятность

Ф необнаружения ошибок равна

2 " -1

2 -1

0 когда «< n где А =

1 к огда ю)п а вероятность обнаружения ошибки равна

TA- 1

2 — 1

P = 1-А

2 -1

Когда число rn стремится к бесконечности, второй член P ® . стремится к 2, и поэто (у в нашем случае

Р бн.= 1 2 Ь 0 999998

6 4

Таким образом, при применении такого принципа почти со стопроцентной вероятностью можно утверждать является или нет временная диаграмма ошибочной, если заранее известна предполагаемая временная диаграмма и ее остаточный код.

Логический анализатор работает следующим образом.

На первый вход элемента И с проверяемого узла поступают синхросигналы на вход 2, на другой ее вход поступает сигнал с единичного выхода триггера, который устанавливается в положение "3" сигналом, поступающим от проверяемого узла по входу 3, и который определяет момент начала обработки временной диаграммы проверяемого узла. Этим же сигналом запуска срабатывает блок установк . нуля 17, который вырабатывает импульс по пе" реднему фронту сигнала запуска и устанавливает сдвигающие регистры в нулевые состояния, подготавливая тем самым их для обработки временных диаграмм.

После установления триггера 13 в " l" на выходе элемента И 14 появляются импульсы, которые поступают на счетчик 15. Оператор с помощью клавишного регистра на пульте определяет количество нужных синхроимпульсов, за время которое требуется, чтобы проконтролировать временные диаграммы проверяемого узла. После того, как счетчик 35 сосчитает эти синхроимпульсы, на выходе компаратора 16 появляется сигнал, который срабатывает триггер 13 и счетчик импульсов. На этом временный интервал заканчивается. Тем саьым заканчивается поступление импульсов на выходе элемента И 14 и прекращается поступление импульсов на синхронизирующие входы.

Таким образом, блок 12 вырабатывает интервал времени, в течение которого контролируются временные диаграммы проверяемого узла.

Диаграммы поступают на входы сумматора 11, в котором происходит суммирование с сигналами обратной связи от регистров 10.

Блоки 9„ -9„ работают по принципу

"сжатия" информации; в их сдвигающих регистрах происходит сдвиг информации по задним фронтам синхроимпульсов, поступакицих от элемента 14 И.

Временные диаграммы представляют собой последовательность единиц и ну890396

20

40

Формула изобретения лей. На каждую последовательность сдвигающий регистр реагирует ио разному, в результате чего в регистрах остаются коды, отличные по содержанию от исходной последовательности. Эти коды — так называемые сигнатуры — через коммутатор 8 поступают на генератор 7 и входы информационного компаратора 4. На другие входы компаратора поступают сигналы из постоянного запоминающего устройства, в котором записаны предлагаемые остатки, снятые заранее с работоспособной эталонной схемы.

Синхронная работа постоянного запоминающего устройства, коммутатора и блока отображения информации обеспечивается блоком 18 синхронизации, который начинает работать после окончания каждого временного интервала, вырабатывает синхронизирующие импульсы и переключает коммутатор таким образом, чтобы он мог выдавать на своих выходах коды всех сдвигающих регистров последовательно. Синхронно с этим работает и постоянное запоминающее устройство, которое формирует адреса . ячеек ПЗУ, в которых записаны сос>тветствующие коды.

В цифровом компараторе 4 происходит сравнение сигналов, поступающих одновременно на ПЗУ и коммутатор, и при обнаружении несоответствия управление передается к блоку 5 с целью индикации ошибки.. В знаковом генераторе 7 происходит преобразование остатков в конфигурации символов, в которые через блок 6 отображаются в виде знаков и точек рядом со знаками, соответствующими ошибочной диаграмме.

Логический анализатор, содержащий цифровой компаратор, блок отобра45 жения и постоянное запоминающее устройство, причем выход постоянного запоминающего устройства подключен к перпервому входу цифрового компаратора, выход которого соединен с первым входом блока отображения, второй вход которого объединен со входом постоянного запоминающего устройства, о тл и ч а ю шийся тем, что, с целью расширения функциональных возможностей эа счет обнаружения ошибочных временных диаграмм логических схем, в логический анализатор введены, блое

8 ков формирования остатков, блок выработки интервала обработки временной диаграммы, блок синхронизации, коммутатор, блок установки нуля н знаковый генератор, при этом блок формирования остатков содержит сумматор по модулю два и шестнадцать регистров сдвига, первые входы которых подключены к первому выходу блока выработки интервала обработки временной диаграммы, вторые входы регистров сдвига подключены к выходу блока установки нуля, выход седьмого, девятого, двенадцатого и шестнадцатого регистров сдвига подключены соответственно к выходам сумматора по модулю два, один нз выходов которого является входом данных анализатора, выход сумматора по модулю два соединен со входом первого регистра сдвига данного блока формирования остатков, выходы всех регистров сдвига всех блоков формирования остатков подключены к соответствующей группе информационных входов коммутатора, выход которого подключен ко входу знакового генератора и ко второму входу цифрового компаратора, выход знакового генератора подключен к третьему входу отображения, управляющий вход коммутатора подключен к выходу блока синхронизации, выход которого соединен со вторым выходом блока выборки интервала обработки временной диаграммы, входы которого являются соответственно синхронизационным и контрольным входом устройства.

2. Анализатор по и. 1, о т л и ч аю шийся тем, что блок выработки интервала обработки временной диаграммы содержит триггер, элемент И, счетчик и компаратор, причем первый вход элемента И является синхронизированным входом блока, второй вход элемента И подключен к единичномувыходу триггера, единичный вход которого является контрольным входом анализатора, нулевой вход триггера объединен с первым входом счетчика и подключен к выходу компаратора, вход которого соединен с- выходом счетчика, второй вход которого подключен к выходу элемента И и является первым выходом блока.

Источники информации, принятые во внимание при экспертизе !. Патент Франции Р 2165345, кл. Об ll/00, опублик. 1978.

2. IEEE. Frans Tastum and Иеаз.

1975, т. 24, 9 4 прототип

890396

Составитель Н. Быкова

Редактор И. Иедолуженко ТехредЕ. Харитончик Корректор В. Бутяга

Заказ 11008/79 Тираж 748 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва Ж-35 Раушская наб. д. 4/5

Филиал ППП "Патент", г. Ужгород,ул. Проектная, 4