Цифровой делитель частоты с дробным коэффициентом деления

 

(72) Автеры кзобфетени»

E. Д. Кононов и В. Н. Кореннов (71} Заявятель (54) ЦИФРОВОЙ ДЕЛИТЕЛЬ ЧАСТОТЫ С ДРОБНЫМ

КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ

Изобретение относится к вычислительной технике и может быть использовано для деления частоты импульсной последовательности в произвольное число раз.

Известен цифровой делитель частотй с дробным коэффициентом деления, содержащий управляемые делители частоты, делители частоты с целочисленным постоянным коэффициентом деления, счет1О чики импульсов, декадные делители частоты, коммутаторы и сумматор $I), Недостатком этого устройства является сложность его схемотехнической реализации.

Наиболее близким техническим решением к изобретению является делитель частоты с дробным коэффициентом деле" иия, содержащий накапливающий сумматор, блок памяти основного кода и блок ввода основного кода 321.

Однако для известного делителя характерна невозможность получения произвольного дробного коэффициента деления делителя частоты, так как числитель его коэффициента деления должен быть равен степени числа два, что снижает функциональные воэможности известного делителя частоты.

Цель изобретения — расширение функциональных возможностей цифрового делителя частоты с дробным коэффициентом деления.

Эта цель достигается тем, что в цифровой делитель частоты с дробным коэффициентом деления, содержащий накапливающий сумматор, информационные входы которого соединены с соответствующими выходами блока ввода основ ного кода, первые входы которого соединены с соответотвующими выходами блока памяти основного кода, вторые входы блока ввода основного кода подключены к управляющему входу накапливающего сумматора и к входной шине, а выход переполнения накапливающего сумматора соединен с выходной шиной, дополнительно введены синхронный триг892441 гер, блок ввода дополнительного кода и блок памяти дополнительного кода, выходы которого соединены с первыми прямыми входами блока ввода дополнительного кода, вторые прямые входы которого подклю- 5 чены к тактовому входу синхронного триггера и к входной шине, выходы блока ввода дополнительного кода соединены с соответствующими выходали блока ввода основного кода, третьи входы которого подключены к третьим инверсным входам блока ввода дополнительного кода и к выходу синхронного триггера, а выход переполнения накапливающего сумматора соединен с информационным входом синхронного триггера.

На чертеже представлена функциональная схема цифрового делителя частоты с дробным коэффициентом деления.

Цифровой делитель частоты с дробным коэффициентом деления содержит блоки 1 и 3 памяти основного кода (состоящего из коммутирующих ключей

2.1-2.п) и дополнительного кода (состоящего из коммутирующих ключей

4.?-4.n), блок 5 ввода основного кода (состоящий иэ группы элементов И

6.1-6.п), блок 7 ввода дополнительного кода (состоящий из группы элементов "Запрет" 8.1-8.n), накапливаю30 щий сумматор 9, синхронный триггер 10 (типа Э), входную шину ll и выходную шину 12.

При этом блоки ввода основного и дополнительного кода реализованы на элементах, допускающих объединение по выходу для реализации функции ИЛИ.

Цифровой делитель частоты с дробным коэффициентом деления работает следующим образом.

При отсутствии сигнала на выходнои

40 шине 12 синхронный триггер 10 вырабатывает сигнал разрешения для блока 7 и сигнал запрещения на блок 5. При

Этом появление импульса на входной шине 1! разрешает подачу кода из блока 345 памяти через блок 7 на вход накапливающего сумматора 9. Накапливающий сумматор 9 осуществляет сложение кода, присутствующего на его входе (кода записанного в блоке 3), с содержимым 50

его памяти. По окончании импульса на входной шине ll результат суммирования заносится в память накапливающего сумматора 9.

Если при .выполнении этой операции 55 возникает переполнение накапливающего сумматора 9, то импульс переноса на выходе последнего разряда накапливаю4 щего сумматора 9, являющийся выходным сигналом цифрового делителя частоты, запоминается синхронным триггером 10 на один период (последующий после окончания импульса переноса) входного сигнала делителя частоты.

В последующий, после окончания импульса переноса, период входного сигнала синхронный триггер 10 запрещает передачу кода через блок 7 и разрешает передачу кода через блок 5 на вход накапливающего сумматора 9. В этом случае при наличии импульса на входной шине 11 накапливающий сумматор 9 будет осуществлять сложение кода, присутствующего на его входе (кода, записанного в блоке 1) с содержимым его памяти, являющимся результатом предыдущего сложения.

Коэффициент деления данного делителя будет определяться следующим выражением

flax и-k+m

"Дел=

Bow где f — частота входной импульсной последовательности;

f8,„- частота выходной импульсной последовательности;

rn — код, хранящийся в блоке памяти 3;

n=2. — емкость накапливающего сумМ матора 9;

N — число разрядов накапливающего сумматора 9;

К вЂ” код, хранящийся в блоке памяти 1.

Таким образом, предлагаемый делитель частоты позволяет получить произвольный коэффициент деления при минимальной неравномерности выходного сигнала.

Формула изобретения

Цифровой делитель частоты с дробным коэффициентом деления, содержащий накапливающий сумматор, информационные входы которого соединены с соответствующими выходами блока ввода основного кода, первые входы которого соединены с соответствующими выходами блока памяти основного кода, вторые входы блока ввода основного кода подключены к управляющему входу накапли- . вающего сумматора и к входной шине, а выход переполнения накапливающего сумматора соединен с выходной шиной, 8924 о т л и ч а ю щ н и с я тем, что, с целью расширения функциональных возможностей, в него дополнительно ввецены синхронный триггер, блок ввода дополнительного кода и блок памяти дополнительного кода, выходы которого соединены с первыми прямыми входами блока ввода дополнительного кода, вторые прямые входы которого подключены к тактовому входу синхронного триг-tO гера и к входной шине, выходы блока дополнительного кода соединены с соответствующими выходами блока ввода ос41 4 новного кода, третьи входы которого подключены к третьим инверсным входам блока ввода дополнительного кода и к выходу синхронного триггера, а выход переполнения накапливающего сумматора соединен с информационным входом синхронного триггера.

Источники информации, принятые во внимание при экспертизе

I, Авторское свидетельство СССР

У 544098, кл. H 03 К 19/00, 1975.

2. Патент Японии Ф 49-32462, кл. Н 03 К 21/IO, 1977.

ВНИИПИ Заказ 11259/72

Тираж 748 Подписное

Филиал ППП "Патент", г. Ужгород, ул.Проектная,4