Вычислительный узел цифровой сетки для решения дифференциальных уравнений в частных производных

 

Союз Советскик

Социвлис тически и республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<(i>976448 (6I ) Дополнительное к авт. с вид-ву (22) Заявлено 02.03.81 (2 I ) 3280440/18-24 (51)M. Кл.

Й 06 V 15/328 с присоединением заяви««М

Кевударствениый комитет

СССР (23) Приоритет по делам изобретений н открытий

ОпУбликовано 23.11.82. Бюллетень Pk 43

Дата опубликования описания 23.11.82 (53) УДК 681.325.. 5 (088.8 ) «1 «3

Е. А. Башков, В. П, Боюн, С. М. Вороной, Л, Г. Козлов и 10. В. Ладыженский (72) Авторы изобретения

Донецкий ордена Трудового Красного Знамени политехнический институт и ордена Ленина институт кибернетики AH Украинской CCP (7I) Заявители (54) ВЫЧИСЛИТЕЛЬНЫЙ УЗЕЛ ЦИФРОВОЙ СЕТКИ

ДЛЯ РЕШ ЕН И Я ДИФФЕРЕНЦИА ЛЬНЫ Х

УРАВНЕНИЙ В ЧАСТНЫХ ПРОИЗВОДНЫХ

Изобретение относится к вычислительной технике и может быть использовано при построении устройства для решения задач математической физики, описываемых уравнениями в частных производных, 5

Известен вычислительный узел цифровой сетки, содержащий многовходовой сумматор, регистр сдвига, элемент И, группу элементов И, входы сумматора соединены с входами узла, выход сумма- то тора соединен с последовательным входом регистра сдвига, последовательный выход регистра сдвига соединен с первым входом элемента.И, параллельные выходы регистра сдвига соединены с пер- «5 выми входами группы элементов И, выход элемента И соединен с последовательным выходом узла, управляющие входы регистра сдвига и элементов И соединены с управляющими входами узла 1).

Узел не предназначен для непосредственного решения дифференциальных уравнений с переменными коэффициентами, Использование рассматриваемого узла для решения такого класса задач требует применения двухступенчатых итерационных методов.

Наиболее близким по технической cymности к изобретению является вычислительный узел цифровой сетки, который содержит запоминающее устройство, коммутаторы, сумматор, регистр сдвига, регистр коэффициента, элемента И, группу элементов И.

Выходы группы элементов И являются группой выхолов узла, последовательный выход регистра сдвига соединен с входом элемента И, выход которого является выходом узла, вход регистра коэффициента является информационным входом узла, адресный вход запоминающего устройства соединен с выходом первого коммутатора, первая и вторая группы вхо,дов которогоявляются соответственнопер.вой и второй группами входов узла, выходзапоминаюшегоустройства соединен с первым

6448 4

1О

Поставленная цель достигается тем, что в вычислительный узел цифровой сетки для решения дифференциальных уравнений в частных производных, содержаший запоминающее устройство, сумматор, первый элемент И, коммутаторы, группу элементов И, регистр коэффициента, вход которого является первым информационным входом узла, младшие. разряды адресного входа запоминающего устройства соединены с BblxolloM первого коммутатора, первая и вторая группы входов которого являются соответственно первой и второй группами информационных входов узла, первый и второй входы второго коммутатора подключены соответственно к выходу сумматора и выходу регистра коэффициента, регистр сдвига, вход которого соединен с выходом второго коммутатора, группа выходов регистра сдвига подключена соответственно к первым вхо. дам элементов И группы, выходы которых являются группой выходов узла,выход регистра сдвига соединен с первым входом сумматора и информационным входом запоминающего устройства, выход регистра сдвига соединен с первым входом первого элемента И, выход которого является выходом узла, вторые входы элементов И группы первого эле1 мента И, вход запоминающего устройст, ва, группы входов коммутаторов и регистра сдвига являются соответствующими тактовыми входами узла, введены эле« мент ИЛИ, третий коммутатор, второй и третий элементы И, причем выход элемента ИЛИ соединен с первым входом первого коммутатора, второй. вход которого подключен к выходу элемента И, выходы второго и третьего элементов И соединены соответственно с входами элемента ИЛИ, первые входы второго и тре20

3 97 входом сумматора, первый и второй входы второго коммутатора подключены соответственно к выходу сумматора и к выходу регистра коэффициента, выход второго коммутатора соединен с входами регистра сдвига, выход которого соединен с вторым входом сумматора и с информационным входом запоминающего устройства, входы элементов И группы соединены с выходами регистра сдвига, управляющие входы элемента И, группы элементов И, запоминающего устройства, коммутаторов и регистра сдвига соединены с управляющими входами узла (21.

Белью изобретения является повышение точности решения задач. тьего элементов И являются вторым и третьим информационными входами узла, информационный выход запоминающего устройства соединен с первым входом третьего коммутатора, выход которого

L подключен к второму входу сумматора, второй вход третьего коммутатора соединен с первым информационным входом узла, вторые входы элементов И группы, первого и второго элементов И являются соответствующими тактовыми входами узла.

На фиг. 1 изображена блок-схема устройства; на фиг. 2 — блок-схема первого коммутатора; на фиг. 3 — один разряд второго коммутатора, В состав вычислительного узла входят запоминающее устройство 1, сумматор 2, коммутаторы 3-5, регистр 6 сдвига, регистр 7 коэффициента, элемент

ИЛИ 8, группа элементов И 9, элементы И 10-12, первая и вторая группы

13 н 14 информационных входов узла, информационный вход 15 узла, выход 16 узла, выходы 17 узла, тактовые входы 18-33 узпа.

В состав коммутатора 5 входят двухвходовые элементы И 34-43, двухвходо39 вые элемен ы ИЛИ 44 и 45, Tpexsxoaoвые элементы ИЛИ 46 и 47, информационные входы 48 и 49, информационные выходы 50 коммутатора. Первые входы элементов И 34, 36, 38 и 41 соединены с hxoaoM 31, первые входы элемен35 тов И 35, 37, 39 и 42 соединены с входом 33. Вторые входы элементов И

34, 36, 38 и 41 соединены с информа— ционными входами 1 3 комму та тора„вторые входы элементов И 35 и 37 соединены с информационными входами 14, вторые входы элементов И 39 и 42 соединены с входом 48 коммутатора, вторые входы элементов И 40 и 43 соединены

4j с входом 49 коммутатора, выходы элементов И 34 и 35, 36 и 37, 38-40, 41-43 соединены соответственно с входами элементов ИЛИ 44-47, выходы элементов ИЛИ являются информационными выходами 50 коммутатора. Один разряд коммутатора 4 содержит элементы И 51 и 52, элемент ИЛИ 53, информационные входы 54 и 55 разряда коммутатора, входы 22 и 23, выход 56. Первые входы элементов И 51 и 52 являются соответственно входами 22 и 23, а вторые входы являются информационными входами 54 и 55 коммутатора. Выходы элементов И 51 и 52 соединены с входами

5 976 элемента ИЛИ, выход которого является выходом 56 коммутатора.

Вычислительный узел цифровой сетки позволяет вычислять приближения к решеФ нию в двух соседних узлах сеточной об» ласти

u(y+") .U(к) -+В .„(K +С .О(") "

1,Л "1 -, 1,j <+,j 1,) 1)

Фб,>01,3. 1,j ( (K+1) „ (К+4) t (К+1 )

0„, + -01,1 „0„„,1 „+Ь 3 „О, >++ +

/ где К вЂ” номер итерации; 1S — номер строки и столбца в сеточ13 ной области;

0()()- искомое решение задачи в узлах сетки;

Е() (.) — известная величина;

20 > С,Д вЂ” известные коэффициенты.

Устройство работает следующим образом.

Вычиспение приближений решения в узлах 1, ) и,)л 4 в общем случае состо- 2$ ит из двух этапов, На первом этапе в запоминающее устройство узла заносятся сочетания сумм коэффициентов по 0,1,2, 3,4 членов уравнения (1) и уравнения (2). При этом соответствие между адре- 30 сами ячее к зап омин аюшего устройства и их содержимым устанавливается зависимостью 4аЫО Ь с а ) ь 1,3+л+(оД )+ +о(- 4, + +с о,)+4 где fokgaL@4 2с 1с(0 ) двоичный адрес Ячей» ки запоминающего устройства.

При занесении информации в запоминающее устройство 1 используются входы 13 задания адреса и вход 15 задания коэффициентов узла. При занесении сочетаний сумм коэффициентов для уравнения (1 ) на старший разряд о(4 входа

19 адреса запоминающего устройства 1 подается нулевой управляющий сигнал.

Коэффициентб„ заносится в регистр 7 коэффициента и по единичному сигналу на входе 22 коммутатора 4 передается параллельным кодом в регистр b сдвига, 50

На входы 13 узла подается адрес

0001> который коммутатором 5 подключается к младшим разрядам с -of входа адреса запоминающего устройства 1. На вход 18 узла подается сигнал записи в

S5 запоминающее устройство 1 и коэффициент < л помещается в первую ячейку. В нулевой и шестнадцатой ячейках запоминающего устройства постоянно хранится

448 6 код нуля. Далее выполняется два цикла формирования содержимого второй и третьей ячеек запоминающего устройства.

В регистр 7 заносится коэффициент С„

1! который по сигналу на входе 22 через коммутатор 4 передается в регистр 6.

На входы 13 узла подается адрес 060, который коммутатором 5 по управляющему сигналу на входе 31 узла подключается к младшим фзрядам входа адреса запоминающего устройства. На вход 18 узла подается сигнал Чтение запоминающего устройства и коэффициент С, сум1 мируется на сумматоре 2 с содержимым нулевой ячейки, которое подается на входы сумматора через коммутатор 3 (аналогичен коммутатору 4) по сигналу на входе 20. Результат суммирования по управляющему сигi .àëó на входе 23 узла через коммутатор 4 принимается в регистр 6 сдвига по сигналу на входе 241, После этого на входы 13 узла подается адрес 0010; который коммутатором 5 по сигналу на входе 31 подключается к младшим разрядам входа адреса запоминающего устройства. На вход 18 узла подается сигнал "Запись" в запоминающее устройство и содержимое старших разрядов регистра 6 помещается во вторую ячейку запоминающего устройства.

В результате следующего цикла вновь происходит занесение коэффициента C g в регистр 6 через коммутатор 4, чтение иэ первой ячейки запоминающего устройства коэффициента 3<; суммирование на

1, сумматоре 2 содержимого регистра 6 с выходом данных запоминающего устройства, запоминание результата в регистре

6 сдвига и запись его по адресу 0011 в запоминающее устройство. Палее в регистр 7 заносится коэффициент Ъ„„ и в течение последующих четырех циклов, выполняющих занесение коэффициента в регистр 6 - чтение иэ запоминающего устройства — суммирование — запись в запоминающее устройство, формпруется содержимое одних ячеек запоминающего устройства, т.е. суммы Ь; +О,ь„„ б„. „, Э„ „

> +С1 +д . Hpë этом на входы 13 уст1, 1 1 1Д ройства адреса должны подаваться в такой последовательнос ти: 0000 „0 1 00, 0001, 010 1; 0010, 01 10; 001 1, 0111. После этого в регистр 7 заносится коэффициент Д„ и в течение восьми

1, ) t последующих циклов формируется содержимое других ячеек. На ахоп 13 устройства адреса подаются в такой последовательности: 0000, 1000; 0001, 1001; ..., 0110, 1110; 1111. После окончаПосле сдвига старших разрядов наиденного значения искомой функции в младшие разряды регистра 5 вычислительный узел готов к вычислению очередного приближения в узле (j р ). Послодуюшие итерации осуществляются аналогично, и

7 9764 иия формирования сочетаний сумм коэффициентов для уравнения (1) на входы 14 узла подается единичный сигнал и аналогичным образом формируются сочетания сумм коэффициентов уравнения (2). В ре- % гистр 7 в соответствуюшие моменты времени заносятся при этом коэффициенты

С 1о ц„,,„А,„,,Л, „„

На втором этапе осуществляется вы- 10 числение нового приближения решения. Б исходном состоянии в младших разрядах регистра 6 сдвига находится Q< . . ..По

,1Л сигналу на входе 25 старшие разряды регистра 6 устанавливаются в ноль. На управляюшем входе 19 узла устанавливается нулевой сигнал и осуществляется реализация формулы (1). На входы коммутатора 5 подаются, начиная с младших разрядов, последовательный код величины 20

Q „,поступаюший с выхода регистра 6

"i1+ через элемент И 10, и последовательные (K) (1C),,(Ê >

KOllbl (),„„,О,„;,О„,„, соседних вычислительных узлов сетки.

Каждый 5-й разряд этих чисел через 25 коммутатор 5 по единичному сигналу на входе 32 и нулевому сигналу на входе

33 узла подается на входы адреса запоминаюшего устройства. На вход 18 узла подается сигнал "Чтение" запоминаюшего 30 устройства. Из ячейки запоминающего устройства, адрес которой определяется кодом (0;,. Es) U„„;Cslu„,„Esg („,,„Cs g)

3S выбирается очередное, ранее подготовленное частичное произведение ц ф LS Ь О fs3 c о® cs3

1Д 1+Ц 3

+8 О(С63 40

1/i j i+4 которое коммутатором.3 по сигналу на входе 20 подается на входы сумматора

2, rae складывается с содержимым старших разрядов регистра 6 сдвига. По сиг- налу, подаваемому на вход 23, сумма с выходов сумматора 2 передается коммутатором 4 на входы старших разрядов регистра 6 и по сигналу на входе 24 принимается в регистр 6 сдвига. Значение О(храняшееся в младших разря(K)

1ДФ дах регистра 6 сдвига, выдается на выход 16 узла через элемент И 10, который открывается сигналом, поступающим на вход 27 узла. После прохождения И—

SS тактов работы устройства, где — разрядность (j на сумматоре 2 складывается содержимое старших разрядов реI HcTpG 6 сдвига и значение f,) посту48 8 паюшее с информационного входа 15 узла через коммутатор 3 по сигналу на к+ входе 21 узла. Полученное значение 0 < по сигналу на входе 24 узла принимается в регистр 6. В течение последуюших И + Я, тактов (и — разрядность коэффициентов) старшие разряды найденного значения искомой функции сдвигаются в младшие разряды регистра 6 сдвига, при этом элемент И 10 закрыт нулевым сигналом на входе 27.

Затем в вычислительном узле реализуется формула (2). Для этого на вход

19 узла подается единичный сигнал и старшие разряды регистра 6 по сигналу на входе 25 устанавливаются в ноль. На входы коммутатора 5 подаются, начиная с младших разрядов, последовательные коды величин: О„,+< с выхода регистра 6 (+1р

I через элемент И 10, открытый сигналом на входе 27 узла и О. „„, „. „,„, „ +,2 (к1 ц(к > (р(к><р из соседних вычислительных узлов сетки.

Каждый разряд этих чисел через коммутатор 5 по единичному управляющему сигналу на входе 33 узла подается на входы адреса запоминаюшего устройства.

На вход 18 узла подается сигнал "Чтение" запоминаюшего устройства. Из соответствуюшей ячейки запомиФаюшего устройства выбирается соответствующее частичное произведение, которое через коммутатор 3 по сигналу на входе 20, подается на входы сумматора 2, где складывается с накопленной в регистре 6 суммой частичных произведений для предыдуших разрядов неизвестных, поступаюших на вход коммутатора 5. Результат сум— мирования по сигналу на входе 24 принимается в регистр 6 сдвига через коммутатор 4. Значение 0„, хранящееся в (кр младших разрядах регистра 6 сдвига, выдается на выход 16 узла, через элемент

И 10, который открывается сигналом, поступающим на вход 27 узла. После про хождения и -тактов работы узла на сумматоре 2 складывается значение поступакшее íà его входы через коммутатор 3 с информационного входа 15 узла по сигналу на входу 21, и содержимое старших разрядов регистпа 6 сдвига. (к+1)

Полученное значение (Р,„по сигналу на входе 24 узла принимается в регистр 6.

448

9 976 когда решение получено, на вход 28 по ступает управляющий сигнал, который открывает группу элементов И 9 через коi (Ktif торую значение U, выдается параллель ным кодом на группу выходов 17 узла. 5

Устройство в отличие от существующих позволяет находить приближение решения в двух узлах сеточной области,что позволяет ему заменить два узла. Следовательно, при решении задачи в области из (б узловых точек достаточно использовать Ig J 2. предлагаемых вычислитель ных узлов, что вдвое меньше, чем при использовании известных узлов.

Возможность вычисления и хранения 1 в предлагаемом узле значений решения в двух точках сеточной области позволяет применять более мелкие шаги по пространственным координатам, что повышает точность аппроксимации, решений дифферен- 20 циальных уравнений в частных производных.

Формула изобретения

Вычислительный узел цифровой сетки для решения дифференциальных уравнений в частных производных, содержащий запоминающее устройство, сумматор, первый элемент И, коммутаторы, группу элемен- З0 тов И, регистр коэффициента, вход которого является первым информационным входом узла, младшие разряды адресного входа запоминающего устройства соединены с выходом первого коммутатора, первая и вторая группы входов которого яв3S ляются соответственно первой и второй группами информационных входов узла, первый и второй входы второго коммутатора подключены соответственно к выхо40 ду сумматора и выходу регистра коэффициента, регистр сдвига, вход которого соединен с выходом второго коммутатора, группа выходов регистра сдвига подключена соответственно к первым выходам элементов И группы, выходы которых являются группой выходов узла, выход регистра сдвига соединен с первым входом сумматора и информационным входом запоминакшего устройства, выход регистра сдвига соединен с первым входом первого элемента И, выход которого является выходом узла, вторые входы элементов

И группы, первого элемента И, вход запоминающего устройства, группы входов коммутаторов и регистра сдвига являются соответствующими тактовыми входами узла,отлича юшийся тем,что, с.целью повышения точности решения задач, в него введены элемент ИЛИ, третий коммутатор, второй и третий элементы И, причем выход элемента ИЛИ соединен с первым входом первого коммутатора, второй вход которого подключен к выходу элемента И, выходы второго и третьего элементов И соединены соответственно с входами элемента ИЛИ, первые входы второго и третьего элементов И являются вторым и третьим информационньп ш входами узла, информационный выход запоминающего устройства соединен с первым входом третьего коммутатора, выход которого подключен к второму входу сумматора, второй вход третьего коммута ора соединен с первым информационным входом узла, вторые входы элементов И группы первого и второго элементов И являются соответствующими тактовыми входами узла.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N 546891, кл. G 06 Р 15/31, 1975.

2. Авторское свидетельство СССР по заявке % 2717710/18-24, кл. G 06 Г 15/32, 1979 (прототип).

976448

Составитель И. Дубинина

Редактор Т. Кугрышева Техред Т.Маточка Корректор Г Решетник

Заказ 9005/76 Тираж 731 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035; Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент, г. Ужгород, ул. Проектная, 4