Устройство для взаимной нормализации двоичных чисел

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ (ii>896616 (61) Дополнительиое к авт. сеид-ву (22) Заявлено 28. 04.80 (21) 2915188/18-24 с присоединением заявки HP (23) Приоритет

Опубликовано 0701я2 Бюллетень М 1

Дата опубликования описания 07. 01. 82 (51)М. Клз

6 06 Г 7/38

Государственный комитет

СССР ио делам изобретений и открытий (53) УДК 681. 3 (088.8) (72) Авторы изобретения

В.Ф. Евдокимов, В. К. Крыжный, UJ.Í. Агз а

Н.П. Тимошенко и M.Е. Цыгановский

1,т "..-: 7,„., 3 Н

О " . с

Институт электродинамики АН Украинско CCP-:. ". т и Опытно-конструкторское технологическое бюро

Института металлофизики AH Украинской-ЯСД

I (71) Заявители (54) УСТРОЙСТВО ДЛЯ ВЗАИМНОЙ НОРМАЛИЗАЦИИ .

ДВОИЧНЫХ ЧИСЕЛ

Изобретение относится к автоматйке и вычислительной технике и может быть использовано в специализированных вычислительных устройствах, в которых требуется выполнение операции взаимной нормализации двоичных чисел, которая заключается в одновременном сдвиге влево двух двоичных чисел до появления в старшем раз- 1О ряде любого из них логической единицы.

Известно устройство нормализации чисел с плавающей запятой, которое характеризуется тем, что содержит и-разрядный регистр сдвига, два 15 элемента И,. формирователь управляющих сигналов, реверсивный счетчик,анализатор величины сдвига,-анализатор окончания сдвига (1).

Недостатком известного устройства является невысокое быстродействие.

Наиболее близким техническим решением к предлагаемому является устройство для сдвига информации, содержащее два сдвиговых регистра, два элемента И, блок управления,две схемы сравнения и счетчик 12).

Недостатком устройства является невысокое быстродействие, которое определяется как Тиорм = n/2 тактов. ЗО

Цель изобретения — повышение бы стродействия.

Поставленная цель достигается тем, что в устройство для взаимной нормализации двоичных чисел, содержащее два сдвиговых регистра,два элемента И и схему сравнения, введены три сдвиговых регистра, три мультиплексора, три триггера, элемент НЕ, элемент ИЛИ-НЕ, сумматор, причем выход схемы сравнения, входы которой подключены к двум входным информационным шинам устройства, соединен с входом первого триггера, единичный выход которого соединен с управляющим входом первого „.льтиплексора, выход которого соединен с первым входом и-разрядного сумматора, второй вход которого подключен к управляющему входу устройства, а выход и-разрядного сумматора соединен с входом первого сдвигового регистра, вход управления сдвигом которого подключен к шине управления сдвигом устройства, а выход младшего разряда первого .сдвигового регистра соединен с первым входом первого элемента И и с входом элемента НЕ, выход которого соединен с первым входом второго элемента И, второй вход ко896616 щ рад к младшим. торого подключен к шине управления записью устройства и ко второму входу первого элемента И, выход второго элемента И соединен со счетными входами второго и третьего триггеров, нулевые выходы которых соединены с управляющими входами соответственно второго и третьего сдви"овых регистров, а единичные выходы соединены с управляющими входами соответственно четвертого и пятого

=двиговых регистров, выходы и-4 младших разрядов второго и третьего сдвиговых регистров соединены с входами и-4 старших разрядов соответственно четвертого и пятого сдвиговых регистров, выходы и-4 младших разрядов которых соединены с первыми группами входов соответственно второго и третьего мультиплексоров, вторые группы входов которых подсоединены к первой и второй входным информационным шинам устройства соответственно, выходы старших разрядов второго, третьего, четвертого и пятого,.сдвиговых регистров подключены к входам элемента ИЛИ-НЕ соответственно, входы управления сдвигом второго, третьего, четвертого и пятого сдвиговых регистров подключены к выходу первого элемента И,третий вход которого соединен с выходом элемента ИЛИ-НЕ и с выходом окончания нормализации устройства, выходы и разрядов второго и третьего сдвиговых регистров соединены с информационными входами первого мультиплексора. (На чертеже изображена схема предлагаемого устройства.

Устройство для взаимной нормализации двоичных чисел содержит сумматор 1, мультиплексор 2, схему 3 сравнения, триггер 4, элемент HJIH-HE

5, сдвиговый регистр 6, элемент И 7, элемент НЕ 8, элемент И 9, два триггера 10 и 11, два мультиплексора 12 и 13, четыре сдвиговых регистра 1417. Триггер 10, мультиплексор 12, сдвиговые регистры 14 и 16 образуют канал сдвига первого двоичного числа (А): триггер 11, мультиплексор 13, сдвиговые регистры 15 и 17 образуют канал сдвига второго двоичного числа (В). Оба канала выделены пунктиром.

Устройство работает следующим

Образом.

Перед началом работы все триггеры и регистры устанавливаются в. нуле.вое состояние. По входным информационным шинам 18 и 19 на входы схемы сравнения 3 и мультиплексоров 12 и

13 поступают двоичные числа соответственно A и В. На управляющих входах мультиплексоров 12 и 13 в это время присутствует код 00; что приводит к появлеийю. на выходах мультиплексоров 12 и 13 чисел A и В, которые затем записываются в регистры 14 и

15 соответственно. Одновременно в схеме 3 сравнения происходит определение числа, содержащего меньшее количество нулей перед первой знаМащей единицей.

Схема 3 сравнения выполнена на основе и-разрядного сумматора с частично групповым переносом. Если

А 7 В, то на выходе схемы 3 сравнения появляется положительный перепад, который устанавливает триггер

4 в единичное состояние (этому случаю соответствует меньшее число нулей у A или равное число нулей у A и В). Если В> А, то положительный

15 перепад отсутствует, и триггер 4 остается в нулевом положении {этому случаю соответствует меньшее число нулей у В или равное число нулей у

А и В). Код 11, поступая с выхода

Щ триггера 4 на управляющий вход мультиплексора 2, обеспечивает поступление на вход сумматора 1 числа

А с выхода сдвигового регистра 14.

Ко второму входу сумматора 1 подключен управляющий вход устройства, обеспечивающий поступление и-разрядного числа, все разряды которого равны единице.

Код 00 на управляющем входе мультиплексора 2 обеспечивает прохождение на вход сумматора 1 числа В с выхода сдвигового регистра 15. Таким образом, с выхода мультиплексора 2 на вход сумматора 1 поступает число с меньшим количеством нулей перед первой значащей единицей.

Сумматор 1 предназначен для определения количества нулевых тетрад (тетрад, состоящих целиком из нулей) в числе, поступающем из мультиплек-.

40 сора 2. Нормализуемые числа A и В, разрядностью разбиваются на N тетрад, начиная со старшего разряда. В случае наличия неполной крайней тетрады она дополняется нулями.

Старшие разряды числа, поступающего из мультиплексора 2 (например, числа A), поступают на младшие разряды 4 И-разрядного сумматора 1, а младшие разряди .числа — на старшие О разряды сумматора 1. Вторым слагаемым является двоичное число, состоящее из 4 N единиц. В свою очередь

4 и разрядов сумматора 1 также разбиты на тетрады, начиная со старшего разряда. Таким образом, возникающий при сложении перенос между тетрадами сумматора 1 распространяется в направлении от младших тетрад сумматора 1 к старшим, а по отношению к тетрадам числа А — от старших тетПри поступлении на сумматор 1 ,и-разрядного числа А и 4 и единиц второго слагаемого (С), на выходе сумматора 1 формируется N-разрядное

896616

0 0 0 1 1 1 О О вторая третья тетрада тетрада

А = 0 0 0 0 первая тетрада

0 0 1 1 0 1 1 1 г = 1 тРетья вторая тетрада тетрада

1 1 1 1 р„=о О=100 первая тетрада

65 число, разрядами которого являются переносы между тетрадами сумматора 1 °

Первый перенос формируется в тетраде сумматора 1, на которую поступает старший ненулевой разряд нормализуемого числа. При этом во всех последующих старших тетрадах сумма" тора 1 формируются переносы незави1симо от наличия нулей в соответ-. ствующих тетрадах числа А. Нули в

N-разрядном числе (} на выходе сумматора 1 соответствуют тетрадам числа

А, состоящим из одних нулей и находящимся перед первой значащей тетрадой числа A.

Приведем пример, объясняющий метод определения числа нулевых тетрад в числе A. Предположим, что

n = 12, тогда

Запишем A в обратном порядке, т.е. младшими разрядами вперед, что равносительно поступлению младших разрядов A на старшие разряды сумматора 1, а старших разрядов A — - на младшие разряды сумматора 1.

001110000000 третья вторая первая .тетрада тетрада тетрада

A -- 0 0 1 1 1 0 0 0 0 0 0 0

С = 1 1 1 11 1 1 11 1 1 1

Число нулей в N-разрядном числе на выходе сумматора 1 (М в данноМ случае равно трем) равно числу нулевых тетрад в числе A.

Далее N-разрядное число Q записывается,в N-разрядный сдвиговый регистр б. Младший разряд числа, записанного в сдвиговом регистре б, инвертируясь элементом НЕ 8, стробирует прохождение через элемент И 9 импульсы записи, поступающие по входной управляющей шине 20.

Появление импульсов записи на счетных входах триггеров 10 и 11 приводит к появлению положительного перепада поочередно на нулевых и единичных выходах триггеров 10 и 11, что соответствует записи информации поочередно в регистры 14, 15 и 16, 17 соответственно. Пусть количество нулей в.числе, записанном в регистре 6, соответствует количеству нулевых тетрад числа А, что соответствует случаю А + В. импульс записи, поступая через элемент И 9 на счетные входы триггеров 10 и 11, устанавливает их в единичное .состояние, т.е. положительный перепад, появившись на управляющих входах регистров 16 и 17, приводит к записи содержимого п-4 младших разрядов регистров 14 и 15 соответственно s n-4 старших разрядах регистров соответственно 16 и

17. В четыре младших разряда регистров 16 и 17 постоянно записываются нули. Таким образом, происходит сдвиг чисел A и В на четыре разряда влево.

После записи в регистры 16 и 17 на входной управляющей шине 21 появляется импульс, который приводит к сдвигу содержимого регистра б на один разряд влево. Новое содержание младшего разряда регистра б определяет, пройдет ли в следующем такте импульс записи через элемент И 9.

20 . Следует отметить, что импульсы на входных управляющих шинах 20 и 21 представляют собой импульсы одного и того же генератора, но сдвинутые относительно друг друга на полпериода.

После первоначальной записи чисел

A и В в регистры 14 и 15, блок управления изменяет код на управляющих входах мультиплексоров 12.и 13 с 00 на 11, что соответствует прохождению информации с и-4 младших разрядов регистров 16 и 17 через мультиплексоры соответственно 12 и 13 на и-4 старших разрядов регистров 14 и 15 соответственно.

Во втором такте на шине 20 появляется очередной импульс, который, при условии наличия нуля в младшем разряде регистра 6 (т.е. при наличии нуля во втором справа разряде числа

g), устанавливает триггеры 10 и 11

40 снова в нулевое положение, что приводит к записи содержимого в-4 младших разрядов регистров 16 и 17 в и-4 старших разрядов регистров соответственно 14 и 15, т.е. сдвигу

45 чисел A u B еще на четыре разряда влево.

Аналогичные процессы происходят и на следующих тактах, число которых равно количеству нулей в числе т.е. количеству нулевых тетрад числа A. Эти процессы оканчиваются при появлении в младшем разряде ре,:гистра 6 единицы, которая блокирует прохождение импульсов через элемент

И 9. Появление единицы в младшем разряде регистра 6 позволяет импульсам, поступающим по шине 20, проходить через элемент И 7 на входы управления сдвигом регистров 14-17, что обуславливает сдвиг информации в этих регистрах влево. Максимальное число сдвигов равно трем.

Процесс взаимной нормалиаации заканчивается в момент появления единицы в старшем разряде любого из регистров 14-17 (в данном случае, 896616 при А >В, фиксируется момент появления единицы в старшем разряде регистра 14 или регистра 16). Этот момент определяется элементом ИЛИ-НЕ

5, который блокирует дальнейшее прохождение импульсов через элемент И 7.

Появление нуля на выходе элемента

ИЛИ-НЕ 5 представляет собой сигнал

"конец нормализации".

Для характеристики эффекти ности применения предлагаемого устройства сравним его быстродействие (Т ор ) с быстродействием устройства для взаимной нормализации (Тноои > ), построенного на основе устройствапрототипа, т.е. состоящего из двух устройств-прототипов и блока определения величины сдвига влево.

Предположим, что время определения числа нулевых тетрад в предлагаемом устройстве равно времени определения величины сдвига в устройстве, реализованном на основе устройствапрототипа. Тогда быстродействие сравниваемых устройств определяем по числу †.актов сдвига (записи), а коэффициент эффективности — по соотношению Т, „„, /Т, „ „„ (см.таблицу). норм

Т Т Коэффициент ЗО

Нори л норм эффективности (К фф) 1,5

1,5

10

1,9

1,7

14

40

При изменении разрядности от

n = 6 до n = 48 (наиболее широко используемый диапазон разрядностей) коэффициент эффективности изменяется в диапазоне 1,5 "- K>®© -1,9, при этом в сравниваемых устройствах имеют место практически одинаковые аппаратурные затраты.

Формула изобретения

Устройство для взаимной нормализации двоичных чисел, содержащее два сдвиговых регистра, два элемента И и схему сравнения, о т л и ч а ющ е е с я тем, что, с целью увеличения быстродействия, в него введены три сдвиговых регистра, три мультиплексора, три триггера, элемент НЕ, 60 элемент, ИЛИ-НЕ, сумматор, причем выход> схемы сравнения, входы которой подключены к двум входным информацион- ным шинам устройства, соединен с входом первого триггера, единичный выход которого соединен с управляющим входом первого мультиплексора, выход которого соединен с первым входом и-разрядного сумматора, второй вход которого подключен к управляющему входу устройства, а выход и-разрядного сумматора соединен с входом первого сдвигового регистра, вход управления сдвигом которого подключен к шине управления сдвигом устройства, а выход младшего разряда первого сдвигового регистра соединен с первым входом первого элемента И и с входом элемента НЕ, выход которого соединен с первым входом второго элемента И, второй вход которого подключен к шине управления записью устройства и ко второму входу первого элемента И, выход второго элемента И соединен со счетными входами второго и третьего триггеров, нулевые выходы которых соединены с управляющими входами соответственно второго и третьего сдвиговых регистров, а единичные выходы соединены с управляющими входами соответственно четвертого и пятого сдвиговых регистров, выходы и-4 младших разрядов второго и третьего сдвиговых регистров соединены с входами и-4 старших разрядов соответственно четвертого и пятого сдвиговых регистров, выходы и-4 младших разрядов которых соединены с первыми группами входов соответственно второго и третьего мультиплексоров, вторые группы входов которых подсоединены к первой и второй входным информационным шинам устройства соответственно, выходы старших разрядов второго, третьего, четвертого и пятого сдвиговых регистров подключены к входам элемента ИЛИ-НЕ соответственно, входы управления сдвиroM второго, третьего, четвертого и пятого сдвиговых регистров подключены к выходу первого элемента И, третий вход которого соединен с выходом элемента ИЛИ-НЕ и с выходом окончания нормализации устройства, выходы п разрядов второго и третьего сдвиговых регистров соединены с информационными входами первого мультиплексора.

Источники информации, принятые во внимание при экспертизе

1. Патент Японии Р 52-30812, кл. 97(7) Е32, опублик. 1977.

2. Авторское свидетельство СССР

Р 657433, кл. G 06 F 7/38, 1977 (прототип).

896616

Составитель В. Кайданов

Техред g,дч Корректор О. Билак.

Редактор E. Harm. Филиал ППП "Патент", г. Ужгород, ул. Проектная,4

Заказ 11699/37 Тираж 731 Подписное,ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5