Устройство для вычисления функций

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ЕТИЛЬСТВУ г>89661Я (61) Дополнительное к авт. свид-ву (22) Заявлено 21. 04.80 (21) 2913455/18-24 с присоединением заявки Ио (23) Приоритет

Опубликовано 07 018 2 Бюллетень йо 1 (51)м. Кл.

G 06 F 7/544

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 681. 3 (088.8) ата институт им. В.И. Ульянова (Ленина) и Научно- "., " Х исследовательский центр электронной вычислительной / техники (71) Заявители (54) УСТРОЙСТВО ДЛЯ ВЬИИСЛЕНИЯ ФУНКЦИЙ

Изобретение относится к вычислительной технике и может быть использовано как в качестве автономного функционального преобразователя,так и в качестве периферийного устройства специализированных универсальных

ЦВМ для вычисления функций.

К функциональным преобразователям, работающим в составе ЦВМ,обычно предъявляется комплекс требований: высокие быстродействие и .точность вычислений, вычисление нескольких функций.

Известен процессор для вычисления элементарных функций табличного типа на основе постоянного запоминающего устройства (ПЗУ), в состав которого входит регистр аргумента, в качестве которого используется регистр числа ПЗУ (1).

Подобные устройства отличаются предельно высоким быстродействием, однако, как правило, при работе с аргументом, содержащим 16-20 двоичных разрядов, объем ПЗУ становится недопустимо большим. В ряде случаев, в частности в современных универсальных ЦВМ общего назначения, необходимо вычисление функции со значительно большей точностью (50-60 двоичных разрядов).

Наиболее близким к предлагаемому по технической сущности является устройство, содержащее входной регистр, на первую группу входов которого подается аргумент, первая группа выходов входного регистра связана с первой группой входов множительного устройства, вторая группа выходов входного регистра связана с входами ПЗУ, в которогл хранятся значения узловых точек функции, сумматор, первая группа входов которого связана с выходами множительного устройства, вторая группа входов множительного устройства связана с выходами второй группы вентилей, выходы сумматора соединены

20 с первой группой входов регистра функции, выходы ПЗУ связаны с входами второй группы вентилей, регистр функции, выходы которого соединены с первой группой входов первой группы вентилей, второй группой входОв выходного буфера, выходной буфер, выход которого соединен с входом ЦВМ, блок управления, выходы которого связаны с входами регистЗО ра функции, первой второй группы вен896618

15 умножения, вторые входы которых соединены с выходами первого блока па25 мяти, тРетий, четвертый и пятый где — время выполнения операции З0 умножения:

t« — время выполнения операции сложения; время выборки из ПЗУ

В общем слУчае такой способ вычисления функции требует число умножений и сложений равными старшей степени глногочлена.

В вычислительных машинах Единой серии (ЕС ЭВМ) вычисления осуществляются с точностью 2 . Подобная 40 точность типична для современных универсальных ЭВМ высокой производительности.

Вычисление функции In(1+х) с точностью 2, аппроксимируя ее рядом 45

Тейлора, требует уже в середине интервала (0,1) не менее 54-х членов;

B случае функции агсtg х необходимо

27 членов ряда Тейлора. Поэтому время вычисления обеих функций становит- а0 ся недопустимо большим, если следовать алгоритмам, применяемым в известном устройстве. Следовательно,в целом известное устройство не удовлетворяет требованиям, предъявляемым к функциональным преобразователям, которые предназначены для работы в составе универсальной ЦВМ.

Цель изобретения — расширение класса решаемых задач за счет возможности вычисления функции как d0 у In(1+X), так и функции у arctg x.

Поставленная цель достигается . тем, что в устройство, содержащее регистр:аргумента, первый блок памяти, сумматор и регистр результата, 65 тилей, выходного регистра, выходного буфера (2 ).

Недостатком известного устройства является ограниченный класс решаемых задач, т.е. воэможность вычислять только одну функцию у In (1+х ) В известном устройстве функция

in(1+x) аппроксимируется отрезком ряда Тейлора, кОторый вычисляется по схеме Горнера:

НК) = ((((О аХЬ ) аХ+Ь,)ЬХ.Ь,)аХ+Ь„)ЬХ.Ьо, Ц) где F(x) - вычисляемая функция; дх — разность между значениями аргумента и ближайшим целым числом;

Ь„. — узловые точки.

Выполнение действий по формуле (1) для нахождения значения F(x) происходит последовательно, т.е. сначала вычисляется произведение

О йХ затем сумма О Ьх+Ьд и т.д ° (т,.е. представляет собой итерационный процесс). Следовательно, время вычисления функции в прототипе:

ПР (ммн сл зыби ) причем входы разрядов первой группь регистра аргумента являются входом устройства, выходы разрядов первой группы регистра аргумента соединены с входами первого блока памяти,первая группа выходов сумматора соединена с входами регистра результата, выходы которого являются выходами устройства, дополнительно введены блок умножения, второй блок памяти и блок управления, выходы которого с первого по шестой соединены соответственно с управляющими входами регистра аргумента, первого блока памяти, сумматора, второго блока памяти, блока умножения и регистра результата, входы разрядов второй и третьей группы регистра аргумента соединены соответственно с выходами блока умножения и первой группой выходов сумматора, выходы разрядов первой и второй группы регистра аргумента соединены соответственно с первыми входами с„мматора и блока входы сумматора соединены с выходами соответственно регистра результата, второго блока памяти и блока умножения, третьи входы которого соединены со второй группой выходов сумматора и входами второго блока памяти.

Кроме того, блок управления содержит входной и выходной регистры, шестнадцать элементов И и четыре элемента ИЛИ, причем первый выход входного регистра соединен с первыми входами первого и второго элементов И, второй выход входного регистра соединен с первыми входами третьего и четвертого элементов И, третий выход †.с первым входом пятого элемента И, четвертый — с первым входом шестого элемента И, пятый с первыми входами седьмого и восьмого элементов И, шестой — с первыми входами девятого и десятого элементов И, восьмой — с первым входом двенадцатого элемента И, девятый— первым входом тринадцатого элемента

И, десятый — с первым входом четырнадцатого элемента И,одиннадцатыйс первыми входами пятнадцатого и шестнадцатого элементов И, вторые входы элементов И являются входами блока управления, выходы первого и второго элементов И соединены с первыми входами первого и второго элементов ИЛИ, вторые входы которых соединены с выходами двенадцатого и пятнадцатого элементов И соответственно, третий вход второго элемента ИЛИ соединен с выходом девятого элемента И, первый и второй входы третьего элемента ИЛИ соединены с выходами шестого и тринадцатого элементов И соответственно, входы четвертого элемента ИЛИ соединены с вы896618 х =О,хл х ...Х,000 х2=0,000...Ox +. х к -2 х (2)

1 (и Ц+ Х) =1.и (Л+Хл+Х )=ЬЦ((4+ „+„ ))=

=Ь(.Х„) ЕИ(+ „", „„).

Подобное преобразование при необходимости повторяется, но в качестве аргумента принимается величина

1 + . В общем виде формула (2)

1+ хл записывается так: к-л + 3 40

In(1+x) = Я и (1+х1 ° )+In х1+хк)в

1=Л где х .- первый сегмент после i преобразований; 45 х = — -"=- — - второй сегмент л- л после 1 преобt разований.

Аналогично для функции irctg x 0 имеем:

Св СфХ=GI.Ctg(Х„+Х )=агС1 Хл+

Х (g), <+лХ„(Х1+Х )

В общем виде Формула (4) выгля- 55 дит такг к-л

° „(5)

arctg х = Я arctg x . + arctg х () лл где х„— первый eer111 аргумеи 60 та после 1 преобразований; второй сегглент аргумен- 65 ха; х.— а 1+@«. х и ходами десятого и шестнадцатого элементов И соответственно, входы с первого по одиннадцатый выходного регистра соединены соответственно с выходами первого элемента ИЛИ,второго элемента ИЛИ, четвертого элемента И, пятого элемента И, третьего элемента ИЛИ, восьмого элемента И, четвертого элемента ИЛИ, одиннадцатого элемента И, третьего элемента

И, седьмого элемента И и четырнадцатого элемента И, выходы выходного регистра являются выходами блока управления и соединены с входами входного регистра.

На фиг.1 представлена блок-схема устройства; на фиг. 2 дана схема 15 блока управления.

Устройство содержит регистр 1 аргумента, блок 2 памяти, сумматор 3, блок 4 памяти, блок 5 умножения, регистр б результата, блок 7 управ- 20 ления, регистры 8 и 9, элементы И 10 и ИЛИ 11.

Аргумент в форме с фиксированной запятой, содержащий и разрядов х(х=0 хz хг. х,представим в ви-, 25 де двух частей (сегментов) . та после преобразований.

Число преобразований в обоих случаях уменьшается выбором величины хл . Целесообразно принимать хЛ yr 8, что соответствует числу адресных входов современных полупроводниковых постоянных запоминающих устройств.

Применение описанных алгоритмов позволяет дополнительно увеличить быстродействие предлагаемого устройства по сравнению с известным, так как каждое последующее преобраха вование величины — или

1+хл Фыл

x „

1+х а происходит с раврнд 111 -1 2 i-1 ностью, меньшей на х, Устройство работает следующим образом.

Вычисление функции arctg x.

Аргумент в форме с фиксированной запятой поступает на регистр 1 аргумента, где разделяется на сегменты хл и х . Сегмент х поступает на входы йервого блока 2 памяти и, кроме того, вместе с исходным аргументом х на блок 5. Результат умножения х„ на х поступает на. сумматор, где складывается с единицей и передается на блок 5, для выполнения деления х íà (1+x õ). Параллельно с работой блока 5 из первого блока 2 памяти Выбирается величина arctg x1 и поступает на сумматор 3. Результат деления х2 на (1+хлx) поступает на регистр 1 аргумента со сдвигом на величину сегмента хл. Величина

arctg x„ на сумматоре 3 складывается с величинами, хранящиглися на регистре 6 результата. На .этом цикл работы устройства заканчивается. Если х величина больше величины сег1+хл х мента х1, то описанные действия повторяются. При этом на регистре б результата хранятся промежуточные сумК-1 мы вида .g arctg x ., которые полуЛ«1 л )

I чаются на сумматоре 3; i — число циклов работы устройства. В конце работы на регистре б результата хранится окончательный результат.

II. Вычисление функции 1п(1+х).

Аргумент поступает на регистр 1 аргумента, где разделяется на сегменты х x .Сегмент х передается

1 а 1 на сумматор 3 для сложения с единицей. Сегмент х сразу же направляется на вход блока 5.

Величина (1+хл) с выхода сумматора 3 поступает на вход блока 5,где начинается процесс деления х на (1+х ). Параллельно с делением из второго блока 4 памяти выбирается вел личина In (1+хл), которая поступает на вход сумматора З,где складывается" с содержимым регистра 6 результата.

896618

"q — - 1, П )( где и — число разрядов исходного аргумента х;

n - число разрядов первого сегх„ мента x, .

В первом блоке 2 памяти хранятся величины arctg x „„, а во втором блоке 4 памяти величины 1 и (1+х,,;) . !

Устройство построено на современной элементной базе — интегральных микросхемах средней степени интеграции, серии ИС-500. Предлагаемое устройство имеет более широкие функциональные возможности, так как способно вычислять функции In(1+х) и

arctg x. При этом обций объем оборудования составляет 6500 корпусов, точность вычислений 2, быстродействия: для функции In(1+х) 3,8 мкс, для функции arctg х 6,2 мкс.

Предлагаемое устройство можно использовать в качестве периферийного процессора для вычисления функций

In(1+х) и arctg х в составе вычислительной системы EC-1065.

1. Устройство для вычисления функций, содержацее регистр аргумента, первый блок памяти, сумматор и регистр результата, причем входы разрядов первой группы регистра аргумента являются входом устройства,выходы разрядов первой группы регистра аргумента соединены с входами первого блока памяти, первая группа выходов сумматора соединена с входами регистра результата, выходы которого являются выходами устройства, отличающееся тем, что с целью расширения класса решаемых задач за счет возможности вычисления функции как у I n (1+х ) так и у arctg х, в него введены блок умножения, второй блок памяти и блок управления, выхсщы которого с первого по шестой соединены соответственно с управляющими входами регистри

На регистре 6 резул тата для уменьшения объема оборудования хранятся к- промежуточные результаты In(1+x °

4=1 а в конце работы устройства фиксируется конечный результат.

Результат деления х г на (1+x ) поступает на сумматор 3 и складывается с единицей. Полученная сумма пе редается на регистр 1 аргумента со сдвигом на величину х . На этом

4 цикл работы устройства заканчивается

Если величина 1+ хг больше величи1+х ны х, то описанный выше цикл работы повторяется еще необходимое число раз. В общем случае число циклов работы равно

Формула изобретения аргумента, первого блока памяти,сумматора, второго блока памяти, блока

) умножения и регистра результата,входы разрядов второй и третьей групп регистра аргумента соединены соответственно с выходами блока умножения и первой группой выходов сумматора", выходы разрядов первой и второй группы регистра аргумента соединены соответственно с первыми входами сумматора и блока умножения, вторые входы которых соединены с выходами первого блока памяти, третий, четвертый и пятый входы сумматора соединены с выходами соответственно регистра результата, второго блока

15 памяти и блока умножения, третьи входы которого соединены со второй группой выходов сумматора и входами второго блока памяти.

2. Устройство по п.1, о т л и2О ч а ю щ е е с я тем, что блок управления содержит входной и выходной регистры, шестнадцать элементов И и четыре элемента ИЛИ,причем первый выход входного регистра сое2 динен с первыми входами первого и второго элементов И, второй выход входного регистра соединен с первыми входами третьего и четвертого элементов И, третий выход — с первым входом пятого элемента И, четвертый с первым входом шестого элемента И, пятый — с первыми входами седьмого и восьмого элементов И, шестой — с первыми входами девятого и десятого элементов И, восьмой — с первым входом двенадцатого элемента И, девятый — с первым входом тринадцатого элемента И, десятый — с первым входом четырнадцатого элемента И, одиннадцатый — с первыми входами пятнадЩ - цатого и шестнадцатого элементов И, вторые входы элементов И являются входами блока управления, выходы первого и второго элементов И соединены с первыми входами первого и второго элементов ИЛИ, вторые входы которых соединены с выходами двенадцатого и пятнадцатого элементов И соответственно, третий вход второго элемента ИЛИ соединен с выходом девятого элемента И, первый и второй входы третьего элемента ИЛИ соединены с выходами шестого и тринадцатого элементов И соответственно, входы четвертого элемента ИЛИ соединены с выходами десятого и шестнадцатого элементов И соответственно, рходы с первого по одиннадцатый выходного регистра соединены соответственно с выходами первого элемента ИЛИ, второго элемента ИЛИ, gp четвертого элемента И, пятого элемента И, третьего элемента ИЛИ,восьмого элемента И, четвертого элемен та ИЛИ, одиннадцатого элемента И, третьего элемента И, седьмого элемента И и четырнадцатого элемента И, 896618

4Ьюдю е

4 БУФФА/ дходнае сивмала выходы выходного регистра являются выходами блока управления и соединены с входами входного регистра.

Источники информации, принятые во внимание при экспертизе

1. Байков В.Д., Смолов В.Б. Аппаратурная реализация элементарных функций в ЦВМ. Л., изд-во Ленинградского университета, 1975, с. 96.

2. Патент CILIA Р 3813529, кл. 235/152, опублик. 1974.

ВИИИПИ Заказ 11699/37

Тираж 731 Подписное

Филиал ППП "Патент", г;ужгород,ул.Проектная,4