Цифровой фазовый детектор

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (ti) 898588 (61) Дополнительное к авт. свид-ву— (22) Заявлено 14.05.80 (21) 2925547/18-21 с присоединением заявки №вЂ” (23) Приоритет—

Опубликовано 15.01.82. Бюллетень №2

Дата опубликования описания 15.01.82 (51) Ч. K».

H 03 D 13,100

Гоаударственнык комнтет (53) УДК 621.374..3 (088.8) по делам нзобретеннй и открытий (72) Автор изобретения

В. И. Козлов (71) Заявитель (54) ЦИФРОВОИ ФАЗОВЫЙ ДЕТЕКТОР

Изобретение относится к радиотехнике, а именно к устройствам цифрового фазового детектирования на неравных частотах, и может быть использовано для детектирования радиосигналов с угловой модуляцией, получения сигналов рассогласования в системах АПЧ, формирования сетки стабильных частот в приемопередающей и измерительной аппаратуре и в ряде других случаев.

Известно устройство цифрового фазового детектирования на неравных частотах, основанное на приведении частот к равенству путем их деления в целое число раз с помощью цифрового делителя частоты с переменным коэффициентом деления (1).

Однако из-за инерционности, вносимой делителями частоты в случае, когда частоты имеют малый общий множитель, устройства такого типа не удовлетворяют возросшим требованиям к динамической точности детектирования и применение их в настоящее время ограничено.

Наиболее близким к предлагаемому по техчической сущности и достигаемому результату является устройство цифро-фазового детектирования, содержащее делитель с переменным коэффициентом деления, соединенный через цифро-аналоговый преобразователь (ЦАП) с суммирующим блоком, Il фазовый детектор (ФД) (2).

Точность компенсации помехи дробности, т. е. точность цифрового фазового детектирования, обеспечиваемая известным ус1ройством, определяется точностью установки и стабильностью коэффициентов передач

ФД, ЦАП и весовых коэффициенT05 при суммировании, поддержание которых на высоком уровне связано с известными трудностями. Удается достичь устойчивой компенсации помех дробности до уровня 40 дБ, что чаще всего оказывается недостаточным. K тому же, указанная величина ослабления помех достигается за счет тщательной настройки и регулировки соответствующих v3лов схемы, что снижает экономические показатели при производстве.

Целью изобретения является повышение точности детектирования.

Поставленная цель достигается тем, что в цифровой фазовый детектор, содержащий

20 делитель частоты и накапливающий р»гистр, соединенные по входам с арифметическим блоком, введены последовательно соединенные первый переключатель кода, 898588

3 первый элемент ИЛИ и запоминающий регистр, включенные между кодовым выходом накапливающего регистра и входом введенного цифро-аналогового преобразователя, второй переключатель кода, включенный между кодовым входом арифметического блока и свободным входом первого элемента ИЛИ, введены также последовательно соединенные первый RS-триггер, элемент И, первый триггер со счетным входом и второй !

RS-триггер, включенные между выходом делителя частоты и управляющим входом второго переключателя кодов, первый элемент задержки, включенный между тактовым входом делителя частоты и свободным входом элемента И, второй триггер со счетны м входом, включенный между выходом элемента И и соединенным вместе одним из входов первого RS-триггера и установочным входом первого триггера со счетным входом, и послсдовательно соединенные вторые элемент ИЛИ и элемент задержки, включенные между выходом элемента И и тактовым входом запоминающего регистра, причем свободный вход второго RS-триггера и свободный вход второго элемента ИЛИ подключены к тактовому входу накапливающего регистра, а управляющий вход первого переключателя кода соединен с выходом первого триггера со счетным входом.

1 lа фиг. показана схема устройства; на фиг. 2 временные диаграммы.

Устройство содержит вход 1 делителя астоты с переменным коэффициентом деления (Д11КД), делитель 2 частоты, накапливающий регистр 3, арифметический блок 4, делитель 5 частоты с переменным коэффициентом деления, выход 6 импульсов переполнения, управляющий вход 7 делителя, тактовый вход 8 накапливающего регистра, кодовый вход 9 делителя частоты, кодовые входы 10 и 13 накапливающего регистра, кодовые входы 11 и 12 арифметического блока, выход 14 ДПКД, второй RS-триггер 15, второй переключатель 16 кода, вход 17 второго переключателя кода, выход 18 второго переключателя кода, кодовый выход 19 накапливающего регистра, вход 20 первого переключателя кода, первый переключатель

21 кода, управляющий вход 22 первого переключателя кода, выход 23 первого переключателя кода, первый элемент 24 задержки, первый RS-триггер 25, элемент И 26, второй триггер 27 со счетным входом, первый триггер 28 со счетным входом, выход 29 элемента И вход 30 второго триггера со счетным входом, вход 31 первого триггера со счетным входом, выход 32 первого триггера со счетным входом, установочный вход 33 первого триггера со счетным входом, выход 34 второго триггера со счетным входом, входы

35 и 36 первого элемента ИЛИ, первый элемент ИЛИ 37, запоминающий регистр 38, тактовый вход 39 запоминающего регистра, S

1Е

1$

20 гт за зз ао

4$

so

БТ,второй элемент ИЛИ 40, второй элемент 41 задержки, цифро-аналоговый преобразователь 42.

Одна из импульсных последовательностей bqq (t) с частотой 1„поступает на тактовый вход 1 делителя 2 частоты, совместно с накапливающим регистром 3 и арифметическим блоком 4 образующего делитель 5 частоты с дробным Ьеременным коэффициентом деления. Импульсы переполнения на выходе 6 поступают на управляющий вход

7 делителя частоты для изменения его коэффициента деления на единицу. Регистр тактируется импульсами b (t) посоледовательности с меньшей частотой f, поступающими на тактовый вход 8. Целочисленная

N о и дробная а части коэффициента N задаются этими числами соответственно на кодовых входах 9 и 10 делителя .и регистра.

Коды N0 и а формируются арифметическим блоком путем деления числа А, пропорционального частоте fq, на число В, пропорциональное частоте. Эти числа в виде кодов поступают на входы 11 и 12. Число В, кроме того, гоступает на вход 13 накопительного регистра для задания его емкости. С выхода 14 ДПКД как и в известном устройстве снимаются импульсы последовательности

6„((), представляющие собой результат деления частоты 1„последовательности 6„„(t) Сравнение фаз импульсных и:..ледовательностей Ьв (t) и Sp (t), ",",:. образованных в функцию 1:)д (t), осуществляется с помощью второго RS-триггера 15 и второго переключателя 16 кода. Под действ,е ; соответствующих импульсов на входа тр:., гера он формирует функцию Вв (t), л равляющую переключателем кода. На вход 17 этого переключателя поступает код В. а ча

его выходе 18 образуется перем н« .й;о, Л, (t) — импульсы высотой В и длительностью, пропорциональной разности фаз импульсных последовательностей 8A (T) и

«!в (t). Среднее значение кода h+ (t) как функции разности фаз и. является статической характеристикой детектирования, представленной в цифровом виде.

Помеха дробности приводит к модуляции скважности импульсов !т,р (t). Для компенсации помехи дробности формируют компенсирующий код hK (t), среднее значение которого с каждым тактом последовательности a (t) изменяется на те же величины, что и среднее значение фазового кода

h+ (t) под действием помехи дробности, но с противоположным знаком. Код h„(t) получают следующим образом.

Функция а8 (t) с кодового выхода 19 поступает на вход 20. Последний управляется импульсами Dp, (t), представляющими собой чередование логических уровней «1» и «О» на каждом такте импульсной последовательности 5 (i) . При наличии логического уровня «1» на управляющем

898588

Формула изобретения

5 входе 22 на его выход 23 передается функция а (t) . Длительность управляющих импульсов D, (t), а следовательно, и длительность импульсов h (t) равны периоду следования импульсов 8„„(t) . Амплитуда импульсов )п (t) переменна и равна соответствуюшим значениям а (t).

Импульсы DA (t) формируются с помощью схемы, включающей в себя первый элемент задержки 24, первый RS-триггер 25, элемент И 26, первый триггер 28 со счетным входом и второй триггер 27 со счетным входом. На выход 29 элемента И на каждом такте последовательности Бв (t) проходят два импульса последовательности SA„(t-т,) образуя последовательность импульсов 3„„ (t — Т ). Достигается это тем, что импульсом Ь„(t) на одном из входов первого

RS-триггера, подключенном к выходу делителя частоты, триггер переводится в состояние, когда его выходной сигнал Р, (t) разрешает импульса м hq„(t — "i, ) проходить через элемент И и поступать на вход 30 второго триггера со счетным входом. Последний по прошествии двух импульсов возврашает триггер 25 в исходное состояние, и элемент И запирается. Импульсы 8„„(1- ",) на одном из входов элемента И получают с помощью первого элемента 24 задержки, подключенного ко входу 1 ДПКД. Первый из двух в пачке импульс последовательности 8, (t) на входе 31 триггера 28 устанавливает его в состояние «1», а второй — в состояние «О», благодаря чему на выходе 32 триггера формируется функция переключений DA (t).

Для фазирования переключений триггера 28 с переключениями триггера 25 таким образом, чтобы обеспечить необходимую полярность импульсов D (t) триггер 28 устанавливается в состояние «О» одновременно с установкой в «О» триггера 25. Для этого установочный вход 33, также как и один из входов триггера 25, подключается к выходу 34.

Элемент задержки 24 служит для устранения неопределенностей при работе элемента И. Из фиг. 1 и 2 следует, что время задержки Т, должно равняться или несколько превышать суммарную задержку переключений делителя 2 и триггера 25, но не повышать величины T„= 1/, Фазовый h+ (t) и компенсирующий

h (t) коды с выходов соответственно 18 и 23 поступают на входы 35 и 36. Суммарный код h (t) = h+ (t) + )п (t) .с выхода элемента ИЛИ передается на запоминающий регистр 38, тактируемый импульсами

S (t — iz) на его тактовом входе 39.

Запоминающий регистр введен для исключения влияния задержки и искажений фронтов функции h (t) Тактирующая импульсная последовательность Я (t — ) фор2 мируется с помощью второго элемента ИЛИ

ЗО

6

40, второго элемента 41 задержки. Входы элемента ИЛИ подключены к выходу 29 и ко входу импульсной последовательности $<(t ) .

На выходе элемента ИЛИ образуется суммарная последовательность $(t) = 3 (t)y

+ 5„„(t — т., ) а на выходе элемента задержки — последовательность Ь (t — "z ) .

Элемент 41 задержки служит для устранения неопределенностей при записи кодов в регистр 38. На фиг. 1 и 2 видно, что время задержки 72 должно равняться или превышать время установления значений кодов в функции h (t), но так же как и T., не превосходить величины Т .

Результирующий код g(t) с выхода запоминающего регистра передается на цифро-аналоговый преобразователь 42, осуществляющий преобразование кода в аналоговый эквивалент. Выход ЦАП является выходом устройства.

Площадь под функцией g (t) -на интервале времени, равном периоду Т импульсной последовательности 8 (t), va любом участке функции остается постоянной. Объясняется это тем, что приращения площади за счет изменений периода последовательности 6>(t), равных соответственно при коэффициенте N и коэффициенте Х, + 1, компенсируются приращениями площади за счет изменений высотн1 импульсов h (t). Эти приращения соответсгвенно равны

AS, = аТд, AS = ( — а) TA (2)

Умножая значения отклонений АТ, и ЬТ2 определяемые выражением (1), на высоту и импульсов h (t), и учитывая, что

АТд = ВТв, получим выражения, равные выражениям (2), но с противоположными знаками. Помеха дробности, таким образом, полностью исключается.

Аналоговая величина, соответствующая постоянной составляющей G кода g (t), является результатом цифрового фазового детектирования и выделяется далее известными методами путем фильтрации гармоник частоты fz.

Цифровой фазовый детектор, содержаший делитель частоты и накапливаюший регистр, соединенные по входам с арифметическим блоком, отличающийся тем, что, с целью повышения точности детектирования, в него введены последовательно соединенные первый переключатель кода, первый элемент

ИЛИ и запоминающий регистр, включенные между кодовым выходом накапливающего регистра и входом введенного цифро-аналогового преобразователя, второй переключатель кода, включенный между кодовым входом арифметического блока и свобод898588 ным входом первого элемента ИЛИ, введены также последовательно соединенные первый RS-триггер, элемент И, первый триггер со счетным входом и второй RS-триггер, включенные между выходом делителя частоты и управляющим входом второго переключателя кодов, первый элемент задержки, включенный между тактовым входом делителя частоты и с:бодным входом элемента

И, второй триггер о счетным входом, включенный между выходом элемента И и соединенным вместе одним из входов первого

RS-триггера и установочным входом первого триггера со счетным входом, и последовательно соединенные вторые элемент ИЛИ и элемент задержки, включенные между выходом элемента И и тактовым входом запоминающего регистра, причем свободный вход второго RS-триггера и свободный вхо„ второго элемента ИЛИ подключены к тактовому входу накопительного регистра, и управляющий вход первого переключателя кода соединен с выходом перво"o триггера со счетным входом.

Источники информации, принятые во внимание при экспертизе

l. Патент США № 249500, кл. 250 — 36, опублик. 06.12.49.

2. Патент США № 3555446, кл. 331 — 16, опублик. 12.01,71, 898588 г.2

Составитель В. Афанасьев

Редактор М. Петрова Техред А. Бойкас Корректор A. Гриценко

Заказ !!967/73 Тираж 953 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и оз крытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», r. Ужгород, ул. Проектная, 4