Ячейка памяти для регистра сдвига

 

Союз Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<ц>902075 (61) Дополнительное к авт. свид-ву— (22) Заявлено 02.06.80 (21) 2935070/18-24 с присоединением заявки №вЂ” (28) Приоритет— (5!)М. Кл.

G 11 С 19/28 (осударотвсииый комитет

СССР ао долам изабрвтвиий и открытий

Опубликовано 30.01.82. Бюллетень ¹ 4

Дата опубликования описания 30.01.82 (5З) УДК 681,327. .66 (088.8) (72) Авторы изобретения

П. Н. Зуб и Е. И. Семенович (71) Заявитель (54) ЯЧЕЙКА ПАМЯТИ ДЛЯ РЕГИСТРА

СДВИГА

Изобретение относится к устройствам автоматики и вычислительной техники, в частности, может найти применение при построении интегральных схем квазистатических регистров сдвига.

Известны запоминающие ячейки для кваS эистатических регистров сдвига, выполненные на МДП-транзисторах и состоящие из трех статических инверторов и трех передаточных МДПтранзисторов 11).

Известна также запоминающая ячейка для квазистатического регистра сдвига на МДПтранзисторах, содержащая триггер с непосредственными перекрестными связями, проходной и дополнительный МДП вЂ” транзисторы (2).

Недостаток данных запоминающих ячеек— большое потребление мощности. Объясняется это постоянным наличием в инверторах прямого пути протекания тока, так как один из ключевых транзисторов всегда открыт, а нагрузочные транзисторы никогда не закрываются.

Наиболее близкой к предлагаемой по технической сущности является ячейка памяти, которая выполнена на МДП-приборах и содержнт коммутирующий МДП-транзистор, тактируемый инвертор, МДП-конденсатор и два дополнительных MHH-транзистора (3).

Известная ячейка памяти более экономична по потребляемой мощности, чем ячейки памяти описанные выше. Однако во время действия тактового сигнала нагрузочный транзистор тактируемого инвертора открыт, а при логической единице на выходе ячейки. памяти открыт и ключевой транзистор. Значит, во время действия тактового сигнала может существовать прямой путь протекания тока в тактнруемом инверторе, что увеличивает потребляемую мощность ячейки.

Цель изобретения — уменьшение потребляемой ячейкой памяти мощности.

Поставленная цель достигается тем, что в ячейке памяти для.регистра сдвига. содержащей первый и второй MJJJI-транзисторы, соединенные триггерной связью, управляющий

МДП-транзистор, сток которого соединен с ио. токами первого и второго МДП-транзисторов, накопительный элемент, например, МДП-конденсатор, одна из обкладок которого соеди075

50 кого нуля.

3 902 нека с первой тактовой шиной, затвором пер-вого зарядного МЛП-транзистора и затвором передающего MNI-транзистора, второй зарядный МДП-транзистор, исток которого соединен со стоком управляющего МДП-транзистора, и вторую тактовую шину, исток управляющего МДП-транзистора соединен со стоком и затвором второго зарядного МДП-транзистора и второй тактовой шйиой, затвор управляющего МДП-транзистора подключен ко входу ячейки памяти, сток первого зарядного МДПтранзистора соединен с первой тактовой шиной, стоки первого и второго МДП-транзисторов соединены соответственно с истоком первого зарядного MIAMI-траиэйетора и другой обкладкой МДП-конденсатора, сток передающего МДП-транзистоРа соединен с выходом ячейки памяти, исток — с истоком второго зарядного МДП-транзистора.

На чертеже изображена электрическая схема предлагаемой ячейки памяти, Предлагаемая ячейка памяти содержит управляющий МДН-транзистор 1, первый 2 и второй 3 МДП-транзисторы, охваченные триггерной связью, первый 4 и второй S зарядные

МДП-транзисторы, передающий МДП-транзистор б, накопительный элемент, например МДПконденсатор 7, тактовые шины 8 и 9, вход

10 и выход Il устройства и узловые емкости 12 — 16, образованные соединительными элементами и шиной нулевого потенциала (подложкой) .

Ячейка памяти функционирует следующим образом.

Принцип работы ячейки памяти удобно. рассматривать на примере сдвига сигнала, состоящего из напряжений логического нуля и логической единицы. Эта ячейка памяти инвертпрует информацию, т.е., если на вход подано напряжение логической единицы, то на выходе — напряжение логического нуля, Пусть на входе 10 ячейки памяти — логический нуль, Узловая емкость 12 разряжена, транзистор l закрыт. В предыдущем такте от источника тактового сигнала, действующего на шине 8, через транзистор 4 заряжается узловая емкость 13 до напряжения логической единицы. Транзистор 3 открыт. Во время действия тактового сигнала на шине 9 транзистор 5 открывается и происходит заряд узловых емкостей 14 и 15 до напряжения логической единицы. Значение емкости МДП-конденсатора 7 при этом становится максимальным, так как под его затвором индуцируется канал, служащий второй обкладкой МДП-конденсатора. Во время действия тактового сигнала на шине 8 через МДП-конденсатор 7 на затвор транзистора 2 передается. дополнительное напряжение. Транзисторы 4, 2 и 6 открыты и на выход 11 ячейки памяти передается напряжение логической единицы, которое запоминается на узловой емкости 16. Однако емкости помнят информацию в течение малого промежутка времени (обычно 100 — 300 мкс).

Из-эа наличия токов утечки емкости узлов

12 — 16 разряжаются. Величина напряжения логической единицы уменьшается. Поэтому для того, чтобы информация не разрушалась, т.е. что-, 10 бы узловые емкости 12 16 не разряжались до напряжения ниже минимального значения логической единицы, необходимо регулярно подзаряжать узловые емкости 12 — 16 до первоначального значения напряжения логической еди15 ницы, С этой целью подаются тактовые сигналы на шине 8 (с периодом повторения мень.ше 100 мкс). При этом с помощью МДПконденсатора 7 на затвор транзистора 2 передается дополнительное напряжение, откры20 вающее этот транзистор. Транзистор 5 также открыт. В результате, происходит доэаряд узловых емкостей 14 и 16 до первоначального значения напряжения логической единицы.

После окончания действия тактового сигнала э5 на шине 8 через транзистор 3 происходит перераспределение зарядов между узловыми емкостями 14 и 15, в результате которого обе емкости заряжены до напряжения логическои единицы. Так происходит хранение в ячейке

0 памяти напряжения логической единицы.

Теперь пусть на входе 10 ячейки памяти — логическая единица. Узловая емкость 12 заряжена до напряжения логической единицы, транзистор 1 открыт, После окончания действия тактового сигнала на шине 9 через транзистор 1 происходит разряд узловых емкостей 14 и 15 до напряжения логического нуля. Значение емкости МДП-конденсатора 7 при этом минимальное. Поэтому во время действия тактового сигнала на шине 8 на

40 затвор транзистора 2 не передается дополнительное напряжение и он остается закрытым.

Открывается транзистор 6 и происходит перераспределение зарядов между узловыми емкостями 14, 15 и 16. А так как суммарное значение узловых емкостей 14 и 15 значительно превышает значение емкости 16, то напряжение иа узловых емкостях 14 и 15 хоть и повышается, однако остается меньше максимального значения напряжения логичесПосле окончания действия тактового mrнала на шине 8 транзистор 6 закрывается, а на узловых емкостях 14, 15 и 16 запоминается напряжение логического нуля. Токи утечки оказывают полезное действие на процесс хранения напряжения логического нуля на узловых емкостях, поэтому оно может сохраняться сколь угодно долго..

Составитель А. Воронин

Техред Т. Фанта.

Корректор, М. Шарощи

Редактор Л. Пчелинская

Заказ 12394/62 Тираж 623

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

5 9

Таким образом, вследст-,ие наличия новых связей в предлагаемой ячейке памяти значительно уменьшается потребляемая мощность, поскольку полностью исключена воэможность протекания сквозных токов.

Формула изобретения

Ячейка памяти для регистра сдвига, содержащая первый и втором МДП-транзисторы, соединенные триггерной связью, управляющий

МДП-транзистор, сток которого соединен с истоками первого и второго МДП-транзисторов, накопительный элемент, например МДПконденсатор, одна иэ обкладок которого соединена с первой тактовой шиной, затвором первого зарядного МДП-транзистора и затвором передающего МДП-транзистора, второй зарядный МДП-транзистор, исток которого соединен со стоком управляющего МДП-транзистора, и вторую тактовую шину, о т л и ч аю щ а я с я тем, что, с целью уменьшения

02075 6 потребляемой ячейки памяти мощности, в ней исток управляющего MfU1-транзистора соединен со стоь-ом и затвором второго зарядного

МДП-транзистора и второй тактовой шиной, затвор управляющего МЯЛ-транзистора подключен ко входу ячейки памяти, сток nepsoro зарядного ЬЩП-транзистора соединен с первой тактовой ппгной, стоки первого и второго

МДП-транзисторов соединены соответственно

>р с истоком первого зарядного МДП-транзистора с другой обкладкой МДП-конденсатора сток передающего МДП-транзистора соединен с выходом ячейки памяти, исток — с истоком второго зарядного МДП-транзистора.

15 Источники информации, принятые во внимание при экспертизе

1, Букреев И. Н. и др. Микроэлектронике схемы цифровых устройств. М., Изд-во "Советское радио", 1973, с. 99 — 101.

20 2. Авторское свидетельство СССР N 387437, кл. G 11 С 19/28, 1970.

3. Авторское свидетельство СССР Н 680055, кл. G11 С 19/28,,1977 (прототип).