Ячейка памяти для регистра сдвига

 

Союз Советских

Социалистических

Республик .

О П И С А Н И Е (,цЯ5)49д

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву— (22) Заявлено 02.10.79 (21) 2822754/18-24 (51) М. Кл

G 11 С 19/28 с присоединением заявки №вЂ”

Государственный комитет

СССР (23) Приоритет— по делам нзооретеннй и открытий (53) УДК 681.327..66 (088.8) Опубликовано 30.07.81. Бюллетень № 28

Дата опубликования описания 05.08.81 (72) Автор изобретения

А. Н. Фойда (7I) Заявитель (54) ЯЧЕЙКА ПАМЯТИ ДЛЯ РЕГИСТРА СДВИГА

Изобретение относится к вычислительной и импульсной технике и может быть использовано для построения сдвиговых регистров.

Известен трехтактный регистр, содержащий в каждом разряде регистра два триггера с принудительным обнулением, которые выполнены на элементах И вЂ” НЕ. Вход разряда подсоединен на вход установки в «1» первого триггера разряда. Сдвиговый регистр содержит также две шины тактовых импульсов, первая из которых служит для установки в «О» нечетных, а вторая — чет ных триггеров регистра, а также содержит элемент установки в единицу второго триггера, а выход — с одним из входов установки нуля первого триггера. Третья тактовая шина подключена к выходам элементов установки в единицу второго триггера (1).

Недостатком регистра является большое число тактов, равное трем.

Известна ячейка памяти, выполненная на интегральных инжекционных логических (И Л) схемах. 20

Ячейка памяти содержит шесть многокол лекторных п-р-п-транзисторов,- к базам ко-. торых подключены инжекторы, при этом ло2 гическая развязка обеспечивается использованием коллекторных выходов в качестве независимых входов для следующих каскадов. Первый коллектор первого транзистора разряда соединен с базой второго транзистора первым тактовым входом и первым коллектором шестого транзистора. Второй коллектор первого транзистора соединен с базой пятого транзистора и вторым коллектором шестого транзистора. Первый коллектор второго транзистора подсоединен к базе первого транзистора и к выходу ячейки памяти. База третьего транзистора подсоединена к первому коллектору четвертого транзистора и второму коллектору второго.

Первый коллектор третьего транзистора соединен с базой четвертого транзистора и .с третьим коллектором шестого транзистора.

Коллектор пятого транзистора соединен с базой шестого транзистора и с вторым тактовым входом. Второй коллектор четвертого транзистора соединен с первым выходом ячейки памяти (21.

Недостатком данной ячейки памяти является большое число многоколлекторных транзисторов, равное шести, и большое число связей между транзисторами.

851495 коллекторах транзистора 1 третьей ячейки в момент Т4 низкий потенциал. Низкий потенциал с коллектора этого транзистора поступает на базу транзистора 3 третьей ячейки и запирает этот транзистор.

В момент Т7 приходит отрицательный импульс на тактовую шину 8. Данный им55

Цель изобретения — упрошение ячейки памяти для регистра сдвига.

Поставленная цель достигается тем, что в ячейке памяти для регистра сдвига, содержащей двухколлекторный и первый и-р-итранзисторы, охваченные триггерной связью, причем база двухколлекторного и-р-итранзистора соединена с первым информационным входом ячейки памяти, второй коллектор двухколлекторного п-р-и-транзистора подключен к базе второго п-р-п-транзистора, третий и-р-и-транзистор и трехколлекторный п-р-п-транзисторы, охваченные триггерной связью, второй коллектор трехколлекторного и-р-и-транзистора соединен с первым выходом ячейки памяти, эмиттеры и-р-и-транзисторов соединены с шиной нулевого потенциала, базы двухколлекторного, второго и третьего п-р-п-транзисторов подключены к шине нулевого потенциала через инжекторы, и две тактовые шины, база второго и-р-итранзистора соединена со вторым информационным входом ячейки памяти, коллектор 20 второго и-р-п-транзистора подключен к базе третьего п-р-п-транзистора, базы первого и-р-и-транзистора-и трехколлекторного и-р-итранзистора соединены соответственно с тактовыми шинами через инжекторы, третий коллектор трехколлекторного п-р-и-транзистора соединен со вторым выходом ячейки памяти.

На фиг. 1 изображена электрическая схема ячейки памяти (показан вариант схемного выполнения регистра сдвига на предложенной ячейки памяти); на фиг. 2 — вре- зп менная диаграмма регистра сдвига, выполненного на предлагаемой ячейке памяти.

Ячейка памяти содержит и-р-и-транзисторы 1 — 5, шину 6 нулевого потенциала, тактовые шины 7 и 8, информационные входы 9 и 10 ячейки памяти, выходы 11 и 12, инжекторы 13 — 17.

Работу ячейки памяти рассмотрим на примере регистра сдвига.

Предложим, что в момент времени Tl (фиг. 2) регистр находится в следующем о состоянии: низкий потенциал на базах транзисторов 2, 3 и 5 первой и второй ячеек памяти и базах транзисторов 1 и 3 третьей ячейки памяти, а высокий потенциал — на базах транзисторов 1 и 4 первой и второй ячеек памяти и базах транзисторов 2, 5 и 3 третьей ячейки памяти.

В момент Т2 на тактовую шину 7 приходит первый отрицательный импульс, который поступает на базы транзисторов 2 ячеек памяти и вызывает на базе транзистора 1 третьей ячейки памяти в момент ТЗ высокий потенциал, который вызывает на

4 пульс поступает на базы транзисторов 5 ячеек памяти и запирает данные транзисторы, и на базе транзистора 4 третьей ячейки памяти в момент Т8 появляется высокий потенциал, который вызывает на коллекторе этого транзистора в момент Т9 низкий потенциал.

В момент Тll поступает низкий потенциал на входы 9 и 10 регистра, и в момент

Т12 на базе транзистора 2 первой ячейки появляется высокий потенциал, который отпирает этот транзистор.

В момент Т14 на тактовую шину 7 приходит отрицательный импульс, который закрывает транзистор 2 первой ячейки, но он состояние транзистора 1 этой ячейки памяти не изменит, так как íà его базе до Т19 продолжает действовать низкий потенциал.

В момент Т16 оканчивается действие отрицательного импульса на тактовой шине 7, и на коллекторе транзистора первой ячейки 2 в момент Т17 появится низкий потенциал.

В момент Т18 приходит низкий потенциал на тактовую шину 8, который не изменит состояние схемы.

В момент Т19 приходит высокий потенциал на входы 9 и 10 регистра, который, поступая на базу транзистора 3 первой ячейки, вызывает в момент Т20 на коллекторе этого транзистора низкий потенциал, который поступает на базу транзистора 4 этой же ячейки и вызывает в момент Т21 на его коллекторе высокий потенциал.

В момент Т22 оканчивается действие низкого потенциала на тактовой шине 7 и в момент Т23 на коллекторах транзистора 5 первой ячейки появятся низкие потенциалы, которые поступают на базы транзисторов 1 и 3 этой ячейки и запирают данные транзисторы. В момент Т24 на базе транзистора 2 первой ячейки памяти появляется высокий потенциал, который отпирает данный транзистор.

Дальнейшая работа регистра происходит аналогичным образом.

Таким образом, регистр хранит и сдвигает входную информацию.

Предлагаемая, ячейка памяти характеризуется малым числом транзисторов, которое используется на разряд (пять), малым числом многоколлекторных транзисторов (два, остальные три одноколлекторные); . меньшей потребляемой мощностью, так как при низких потенциалах на тактовых шинах транзисторы, базы которых подключены через инжекторы к данным .шинам, энергии не потребляют; некритичностью в длительности фронтов тактовых импульсов, Формула изобретения

Ячейка памяти для регистра сдвига, содержащая двухколлекторный и-р-и-транзис851495

1 тор и. первый п-р-п-транзистор, охваченные триггерной связью, причем база двухколлекторного п-р-и-транзистора соединена с первым информационным входом ячейки памяти, второй коллектор двухколлекторного п-р-и-транзистора подключен к базе второго п-р-п-транзистора, третий п-р-и-транзистор и трехколлекторный п-р-п-транзисторы, охваченные триггерной связью, второй коллектор трехколлекторного и-р-п-транзистора соединен с первым выходом ячейки памяти, эмиттеры и-р-и-транзисторов соединены с шиной нулевого потенциала, базы двухколлекторного, второго и третьего и-р-п-транзисторов подключены к шине нулевого потенциала через инжекторы, и две тактовые ши-, ны, отличающаяся тем, что, с целью упрошения ячейки памяти, в ней база второго п-р-п-транзистора, соединена со вторым информационным входом ячейки памяти, коллектор второго п-р-и-транзистора подключен к базе третьего п-р-п-транзистора, базы первого и-р-п-транзистора и трехколлекторного и-р-п-транзистора соединены соответственно с тактовыми шинами через инжекторы, третий коллектор трехколлекторного п-р-птранзистора соединен со вторым выходом ячейки памяти.

10 Источники информации, принятые во внимание,при экспертизе

1. Букреев И. Н. и др. Микроэлектронные схемы цифровых устройств. М., «Советское радио», 1975, с. 145.

2. «Электроника», 1975, № 3, с. 30, рис. 8 (прототип).

Т5 710 Щ У0 7ф0 Т50 ТЕО 7 70 780 Т90 7 100

Составитель А. Воронин

Редактор Т. Портная Техред А. Бойкас Корректор Н. Швыдкая

Заказ 6368/73 Тираж 645 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж -35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4